[发明专利]存在串行互连的重定时器时实现同步报头抑制延迟优化

说明书

本申请涉及存在串行互连的重定时器时实现同步报头抑制延迟优化。本文公开了与用于串行互连的安全流协议相关联的方法和装置。在实施例中，一种装置包括发射器和接收器。当发射处于报头抑制模式期间时，发射器和接收器被配置为经由链路发射和接收事务层数据包，事务层数据包包括与在预定数量的数据块之后传输的有序集的传输相关联的指示符。还公开了附加特征和其他实施例。

本申请要求于2019年3月8日提交的，以Michelle Jen、Debendra Das Sharma、Bruce Tennant、Prahladachar Jayaprakash Bharadwaj的名义的，标题为ENABLING SYNCHEADER SUPPRESSION LATENCY OPTIMIZATION IN THE PRESENCE OF RETIMERS FORSERIAL INTERCONNECT(存在串行互连的重定时器时实现同步报头抑制延迟优化)的美国临时专利申请No.62/815,572的优先权，其公开内容通过引用合并于此。

技术领域

各个实施例一般可以涉及计算技术领域，并且特别地涉及在存在用于串行互连的重定时器的情况下实现同步报头抑制延迟优化(sync header suppression latencyoptimization)，诸如用于Intel加速器链路(Intel AL)的Flex Bus技术。

背景技术

本文提供的背景描述是为了总体上呈现本发明上下文的目的。除非本文另外指出，否则本节中描述的材料不是本申请中的权利要求的现有技术，并且不能由于包含在本节中而承认是现有技术。

例如，在数据中心应用中越来越多地使用硬件加速器来加速执行性能。为了满足新的性能要求，正在开发各种补充的互连技术，例如，Flex Bus技术能够使用外围组件互连快速(PCIe)电气设备使加速器链路(Accelerator Link)(Intel AL)协议去封装(off-package)传输。属于Intel AL协议一部分的内存和缓存语义用于对延迟敏感的应用程序中。定义为支持Flex Bus.AL的延迟优化之一是PCIe同步报头抑制。在8GT/s或更高的数据速率下，通常在每个通道上传输的每个128位块之前插入2位同步报头，用于区分PCIe数据块和PCIe有序集块。将此同步报头插入发射路径并将其在接收路径中剥离所需的多级复用逻辑与显著的延迟相关联，该延迟可以通过完全绕过同步报头的使用来避免。

当抑制PCIe同步报头时，链路上的每个组件仍必须具有确定将哪些块解码为有序集块的方法，以便可以正确协调链路状态转换。在CPU和端点中出现的下游和上游端口逻辑可以对数据块进行解码，以确定何时将发生向有序集块的转换。另一方面，重定时器不监视数据块，因此需要另一种方式来识别从数据块到有序集块的转换。

发明内容

根据本发明的一方面，提供了一种用于将包发射到互连上的装置，包括：发射器，所述发射器包括物理层，所述物理层被配置为将多个事务层数据包发射到串行互连上，其中，当发射处于报头抑制模式期间时，所述物理层在所述多个事务层数据包的预定数量的数据块之后插入有序集。

根据本发明的另一方面，提供了一种用于经由链路进行发射的方法，包括：在发射器和经由链路耦接到所述发射器的接收器之间执行协商；响应于报头抑制模式的协商，禁用所述发射器的物理层的报头插入电路，并配置所述物理层的有序集插入电路从而以预定间隔对有序集插入进行调度；和经由所述链路从所述物理层向所述接收器发射多个事务层数据包，包括在多个事务层数据包的预定数量的数据块之后发射有序集。

根据本发明的又一方面，提供了一种包括计算机可读指令的计算机可读存储介质，所述计算机可读指令在执行时实施一种用于经由链路进行发射的方法。