[发明专利]用于小数重对准的锁相回路电路

说明书

本文揭示了用于小数重对准的锁相回路电路。回馈除法器基于控制振荡器频率产生回馈除法时钟信号。Δ‑Σ调变器耦合到该回馈除法器，并产生除法比给该回馈除法器。累积相位调节器耦合到该Δ‑Σ调变器，并且(i)判断频率调谐字与除法比之间的差值，以及(ii)产生粗调谐字和细调谐字。数字时间转换器耦合到该累积相位调节器，并且基于参考时钟频率、粗调谐字和细调谐字来产生第一时钟频率。重对准脉冲产生器耦合到该数字时间转换器并且基于第一时钟频率来产生重对准时钟，该第一时钟频率的周期与控制振荡器频率的周期相同。

技术领域

本案是关于一种锁相回路(phase-locked loop，PLL)电路，特别是一种关于小数重对准的锁相回路电路。

背景技术

锁相回路是电子电路，所述电子电路产生具有与输入信号有关的相位的输出信号。锁相回路用于许多不同的应用中，诸如无线电、电信和其他处理包含杂讯的信号的电子应用。例如，锁相回路可用于产生信号、使信号稳定、对信号进行解调、对信号进行滤波，或在信号经过嘈杂的通讯通道后恢复所述信号。两种类型的锁相回路操作模式包括小数N和整数N。小数N模式产生的输出信号的频率为参考频率的小数部分。整数N模式产生的输出信号的频率为参考频率的倍数。重对准是一种可以改善锁相回路的相位杂讯效能的技术。

传统的重对准方式仅限于整数N操作。此类重对准使用根据锁相回路参考时钟产生的重对准时钟。因为使用了锁相回路参考时钟，所以重对准时钟的周期与参考时钟相同。将传统的重对准技术用于小数N模式会导致锁定行为。然而，当锁相回路在小数N模式下操作时，参考时钟与振荡器时钟的比率为小数而不是整数。若在小数N模式下强制重对准时钟将信号注入振荡器，则在重对准操作期间锁相回路的相位杂讯将被损坏。

发明内容

本案的一实施例是一种用于小数重对准的锁相回路电路，包括回馈除法器、Δ-∑调变器、累积相位调节器、数字时间转换器、重对准脉冲产生器。回馈除法器用以基于控制振荡器频率来产生回馈除法时钟信号。Δ-Σ调变器产生除法比以提供给回馈除法器。累积相位调节器耦合到Δ-Σ调变器，并且用以(i)判断频率调谐字(FCW)与除法比之间的差值，以及(ii)产生粗调谐字和细调谐字。数字时间转换器耦合到累积相位调节器，并且用以基于参考时钟频率、粗调谐字和细调谐字来产生第一时钟频率。重对准脉冲产生器耦合到数字时间转换器，并且用以基于第一时钟频率来产生重对准时钟，第一时钟频率的周期与控制振荡器频率的周期相同。

附图说明

当结合附图阅读时，从以下详细描述可以最好地理解本揭露的各态样。应注意，根据行业中的标准实践，各种特征未按比例绘制。实际上，为了论述的清楚性，可以任意地增大或缩小各种特征的尺寸：

图1图示根据本案的一实施例的示例性锁相回路；

图2图示根据本案的一实施例的示例性锁相回路；

图3图示了根据本发明的各个实施例的示例性累积相位调节器；

图4图示根据本案的一实施例的示例性保护电路；

图5图示根据本案的一实施例的示例性数字时间转换器；

图6A图示了参考时钟信号FREF与图2的用于周期调整的回馈除法时钟信号FBK之间的示例性相位关系；

图6B图示了在图6A中描述的操作期间，参考时钟信号FREF和回馈除法时钟信号FBK中的控制振荡器频率CKV的示例性时序图；

图7图示根据本案的一实施例，图2的锁相回路的示例性时序图；

图8图示根据本案的一实施例的图3的累积相位调节器的示例性时序图；

图9A图示根据本案的一实施例的在上溢或下溢期间的累加器的示例性时序图；

图9B图示根据本案的一实施例的在注入“预设代码”之后的上溢或下溢期间的累加器的示例性时序图；