[发明专利]在时钟重新启动之前复位时钟分频器电路

说明书

本申请案涉及在时钟重新启动之前复位时钟分频器电路。一种分频器及缓冲器电路使用接收命令来在重新启动之前起始缓冲器电路的复位以避免亚稳定状态。举例来说，所述分频器及缓冲器电路包含第一缓冲器电路、第二缓冲器电路及复位电路。所述复位电路接收命令且响应于所述命令而在复位信号上提供脉冲。响应于复位脉冲，所述第一缓冲器电路基于所接收互补时钟信号的相应逻辑值而提供具有第一逻辑值的第一分频时钟信号且所述第二缓冲器电路基于所述互补时钟信号的所述相应逻辑值而提供具有第二逻辑值的第二分频时钟信号。在一些实例中，所述命令为CAS SYNC命令。

技术领域

本申请案一般来说涉及半导体存储器。

背景技术

高数据可靠性、高速的存储器存取、低电力及减小的芯片大小为半导体存储器所需求的特征。在存储器内，当所产生时钟信号未正被使用(例如，在存储器存取之间)时，一些时钟产生器及时钟分频器可变为非活动的以便节省电力。时钟产生器及时钟分频器可经控制以仅在接收到读取及写入操作之前启用，且应能够在预定时间周期内提供稳定时钟信号。对于高速通信，用以稳定时钟信号的窗可为窄的，且在此窗内之前未能稳定时钟信号可降低存储器接收数据的可靠性。

发明内容

在一个方面中，本申请案提供一种设备，其包括：时钟输入缓冲器，其经配置以接收命令，且响应于接收到所述命令，在第一时间将第一时钟信号设定到第一逻辑值且将第二时钟信号设定到第二逻辑值；及分频器及缓冲器电路，其经配置以接收所述第一时钟信号及所述第二时钟信号以及所述命令，其中，响应于所述命令，所述分频器及缓冲器电路经配置以在所述第一时间之后的第二时间基于所述第一时钟信号及所述第二时钟信号分别具有所述第一逻辑值及所述第二逻辑值而提供具有所述第一逻辑值的分频时钟信号。

在另一方面中，本申请案提供一种分频器及缓冲器电路，其包括：第一缓冲器电路，其经配置以接收互补时钟信号及复位信号，其中，响应于所述复位信号上的脉冲，所述第一缓冲器电路经配置以基于所述互补时钟信号的相应逻辑值而提供具有第一逻辑值的第一分频时钟信号；第二缓冲器电路，其经配置以接收所述互补时钟信号及所述复位信号，其中，响应于所述复位信号上的所述脉冲，所述第二缓冲器电路经配置以基于所述互补时钟信号的相应逻辑值而提供具有第二逻辑值的第二分频时钟信号；及复位电路，其经配置以接收命令，其中，响应于所述命令，所述复位电路经配置以在所述复位信号上提供所述脉冲。

在另一方面中，本申请案提供一种方法，其包括：在时钟输入缓冲器以及分频器及缓冲器电路处接收命令；及响应于接收到所述命令：在第一时间经由所述时钟输入缓冲器将第一时钟信号设定到第一逻辑值且将第二时钟信号设定到第二逻辑值；及在所述第一时间之后的第二时间经由所述分频器及缓冲器电路基于所述第一时钟信号及所述第二时钟信号分别具有所述第一逻辑值及所述第二逻辑值而提供具有所述第一逻辑值的分频时钟信号。

附图说明

图1是根据本发明的实施例的半导体装置的示意性框图。

图2是根据本发明的实施例的分频器及缓冲器电路的一部分的框图。

图3是根据本发明的实施例的分频器电路的一部分的框图。

图4A到4D是根据本发明的实施例的缓冲器电路的示意图。

图5是根据本发明的实施例的命令解码器及复位电路的框图。

图6是根据本发明的实施例的描绘分频器电路的复位操作的示范性时序图的图解说明。

具体实施方式

下文中陈述特定细节以提供对本发明的实施例的充分理解。然而，所属领域的技术人员将清楚，可在无这些特定细节的情况下实践本发明的实施例。此外，本文中所描述的本发明的特定实施例以实例方式提供且不应用以将本发明的范围限制于这些特定实施例。在其它实例中，并未详细展示众所周知的电路、控制信号、时序协议及软件操作以便避免不必要地使本发明模糊。