[发明专利]半导体结构、半导体芯片及半导体结构的制造方法

说明书

本公开提供一种半导体结构、半导体芯片及半导体结构的制造方法。该半导体结构包括一基底、一主要元件、多个单次性可编程(one‑time‑programmable，OTP)元件以及一去耦电容器阵列。该基底包括一第一区和一第二区。该主要元件在该第一区中。该多个OTP元件和该去耦电容器阵列在该第二区中。该去耦电容器阵列覆盖该多个OTP元件。

技术领域

本公开主张2019/04/29申请的美国正式申请案第16/397,412号及2019/07/19申请的美国正式申请案第16/517,306号的优先权及益处，该等美国正式申请案的内容以全文引用的方式并入本文中。

本公开涉及一种半导体结构、一种半导体芯片及其制造方法，特别涉及一种包括堆叠单次性可编程(one-time-programmable，OTP)元件以及去耦电容器阵列的半导体结构、具有此半导体结构的半导体芯片，及其制造方法。

背景技术

半导体的集成元件占据半导体芯片表面附近的体积。尽管微影技术的显著改进，以让二维(2D)集成电路的体积大幅地缩小；然而，二维集成电路所能实现的高密度配置仍存在着物理限制。

上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。

发明内容

本公开提供一种半导体结构，包括：一基底、一单次性可编程(one-time-programmable，OTP)单元和一去耦电容器阵列。该基底包括多个主动区和一隔离结构，该隔离结构设置在该等主动区之间以将该主动区彼此隔离。该多个OTP单元设置在该等主动区中。该去耦电容器阵列与该OTP单元垂直堆叠。

在一些实施例中，该半导体结构还包括一层间介电质夹在该OTP单元和该去耦电容器阵列之间，以将该OTP单元与该去耦电容器阵列电隔离。

在一些实施例中，该多个OTP单元中的至少一个包括一第一扩散区、一控制位元线、多个第二扩散区、多个埋入字元线、多个单元介电质和多个单元位元线，其中该第一扩散区在该基底中，该控制位元线设置在该第一扩散区的上方；该多个第二扩散区设置在基底中并位在该第一扩散区的两侧；该多个埋入字元线，在该基底中和在该第一扩散区与该第二扩散区之间；该多个单元介电质，设置在该第二扩散区的上方；以及该多个单元位元线，设置在该单元介电质的上方。

在一些实施例中，该主动区沿着一第一方向延伸，该埋入字元线沿着一第二方向延伸，并且以小于90度角的一夹角和该主动区交叉，并且该控制位元线和该单元位元线沿着实质上垂直于该第二方向的一第三方向延伸。

在一些实施例中，该夹角在15和60度之间的范围内。

在一些实施例中，该多个埋入字元线中的至少一个包括：一导体，设置在该基底中；以及一绝缘衬垫，设置在该基底和该导体之间。

在一些实施例中，该去耦电容器阵列包括：一绝缘层、一第一导电层和一第二导电层；该第一导电层设置在该OTP单元的上方和该绝缘层的下方，该第二导电层设置在该绝缘层的上方。

在一些实施例中，该去耦电容器阵列还包括一底部导电板及一顶部导电板；该底部导电板配置于该OTP单元上方，该第一导电层设置于该底部导电板的至少一部分上；该顶部导电板配置于该底部导电板上方；该去耦电容器阵列配置于该底部导电板及该顶部导电板之间。

在一些实施例中，该第一导电层包含多个U型结构。

在一些实施例中，该半导体结构还包括一导电填充物及一绝缘填充物；该导电填充物配置在第二导电层和顶部导电板之间，该等U型结构围绕该导电填充物；该绝缘填充物配置在第二导电层、顶部导电板及该等U型结构之间。

在一些实施例中，该绝缘层更覆盖暴露在该等U型结构外的该底部导电板。