[发明专利]一种结合CPLD与UART的debug方法、系统及设备

说明书

本发明提出的一种结合CPLD与UART的debug方法、系统及设备，CPLD通过内部逻辑程式设计，得知目前的GPIO输入输出准位是高还是低。再透过UART通讯介面将每个GPIO的准位透过事先定义好的符码传递出去。本发明可将CPLD的多个GPIO的逻辑准位以符码的方式让使用者快速得知，无须开盖即可得知CPLD的多个GPIO的逻辑准位，并可透过BMC纪录下来，以方便事后分析问题。

技术领域

本发明涉及计算机应用技术领域，更具体的说是涉及一种结合CPLD与UART的debug方法、系统及设备。

背景技术

复杂可程式逻辑装置(英语：Complex Programmable Logic Device,CPLD)，CPLD适合用来实现各种运算和组合逻辑(combinational logic)。一颗CPLD内等于包含了数颗的PAL(可程式阵列逻辑)，各PAL(逻辑区段)间的互接连线也可以进行程式性的规划、烧录，CPLD运用这种多合一(All-In-One)的整合作法，使其一颗就能实现数千个逻辑闸，甚至数十万个逻辑闸才能构成的电路。CPLD在现今的电子电路设计中有很多应用。

CPLD有非常多的GPIO脚位，可用来当作输入或是输出高逻辑或低逻辑准位，举例来说，在服务器当中会有很多电源模组的enable输出信号，或是从电源模组输入powergood信号，或是从不同缆线及部件的present输入信号，以及各式各样的高准备低准位的select输出信号，还有各芯片的reset输出讯号…等等。以上只列出几个大的分类，CPLD还包含了各式许许多多的控制讯号。当在研发除错的过程中，我们常常要针对CPLD的GPIO讯号去做量测，确保GPIO的逻辑准位是符合预期的。

通常，研发/测试人员的要得到CPLD的GPIO逻辑准位，必须要透过万用电表去针对该讯号单独量测。如果要量测的点很多，则每个讯号都需要单独量测，而部分量测点因为机构限制，往往量测不方便，或是量测点在板子背面，需要将整片板子翻过来才有办法得到该讯号的逻辑准位。而当问题发生时，必须透过人为打开机壳上盖，才有办法量测到讯号准位。往往造成问题发生的讯号已经改变，无法的得到GPIO最即时的信号准位。

发明内容

针对以上问题，本发明的目的在于提供一种结合CPLD与UART的debug方法、系统及设备，有效的解决量测CPLD的GPIO讯号量测取得不方便的问题，以及每次只能量测一个讯号的问题，幷且需要透过人为才有办法量测GPIO的准位。

本发明为实现上述目的，通过以下技术方案实现：一种结合CPLD与UART的debug方法，包括：

将CPLD与UART连接，通过UART采集CPLD信号端的逻辑准位；

建立预设字符与CPLD信号端的逻辑准位的对应关系；

将采集的CPLD信号端的逻辑准位转换为预设字符，形成CPLD的信号符码；

通过UART将CPLD的信号符码发送至测试数据采集端。

进一步，还包括：

通过UART将CPLD的信号符码发送至BMC；

BMC将收到的CPLD的信号符码写入预设的log文件中。

进一步，所述CPLD的信号端包括：

输入信号端GPIO_1，所述输入信号包括高逻辑准位和低逻辑准位；

输出信号端GPIO_2，所述输出信号包括高逻辑准位、低逻辑准位和高阻抗逻辑准位。

进一步，所述建立预设字符与CPLD信号端的逻辑准位的唯一对应关系包括：GPIO_1为低逻辑准位输入时，用字符0表示；

GPIO_1为高逻辑准位输入时，用字符1表示；