[发明专利]一种基于DDR读数据的分数时钟周期同步系统及方法

说明书

本发明公开了一种基于DDR读数据的分数时钟周期同步系统及方法，系统包括：采样寄存器、数字锁相环和数字延迟级数控制电路；数字锁相环用于根据自身的延迟级数对采样信号进行延迟，得到延迟信号；采样寄存器用于经过延迟信号采样数据选通信号，并将采样结果发送至数字延迟级数控制电路；数字延迟级数控制电路用于根据接收的采样结果控制数字锁相环的延迟级数。本发明实现采样信号DQS_gate和数据选通信号DQS的同步，生成无毛刺DQS信号，改善了设计上的时序问题。

技术领域

本发明涉及DDR领域，具体涉及一种基于DDR读数据的分数时钟周期同步系统及方法。

背景技术

根据DDR协议，我们知道，在DDR控制器发出读命令后，经过若干个DDR是时钟周期，DDR颗粒会返回DQS(数据选通)，控制器物理层需要处理的是把收到的数据选通信号(DQS)发送到控制器内部。由于IO(输入输出端口)和板级之间连线延迟的不确定性，导致DDR物理层收到的数据选通信号可能产生毛刺影响正常功能，无法满足DDR控制器的时序要求。

发明内容

针对现有技术中存在的缺陷，本发明的目的在于提供一种基于DDR读数据的分数时钟周期同步系统及方法，实现采样信号DQS_gate和数据选通信号DQS的同步，生成无毛刺DQS信号，改善了设计上的时序问题。

为实现上述目的，本发明采用的技术方案如下：

一种基于DDR读数据的分数时钟周期同步系统，所述系统包括：采样寄存器、数字锁相环和数字延迟级数控制电路；

所述数字锁相环连接DDR控制器读数据命令产生的采样信号，所述采样寄存器的CK端连接所述数字锁相环，所述采样寄存器的D端连接所述DDR控制器的数据选通信号，所述采样寄存器的Q端连接所述数字延迟级数控制电路的输入端，所述数字延迟级数控制电路的输出端连接所述数字锁相环；

所述数字锁相环用于根据自身的延迟级数对采样信号进行延迟，得到延迟信号；

所述采样寄存器用于经过所述延迟信号采样所述数据选通信号，并将采样结果发送至所述数字延迟级数控制电路；

所述数字延迟级数控制电路用于根据接收的采样结果控制所述数字锁相环的延迟级数，使得所述采样信号与所述数据选通信号同步。

进一步，如上所述的一种基于DDR读数据的分数时钟周期同步系统，所述数字锁相环由固定延迟的数字门单元构成，所述数字锁相环的最大级数的延迟满足所述DDR控制器的一个运行时钟周期。

进一步，如上所述的一种基于DDR读数据的分数时钟周期同步系统，所述数字门单元为与非门，所述数字锁相环的一级的延迟为两个与非门的延迟。

进一步，如上所述的一种基于DDR读数据的分数时钟周期同步系统，所述数字锁相环的最大延迟级数根据所述DDR控制器的实际运行频率进行修改。

进一步，如上所述的一种基于DDR读数据的分数时钟周期同步系统，所述数字锁相环的最大延迟级数为256级。

进一步，如上所述的一种基于DDR读数据的分数时钟周期同步系统，当所述数字锁相环的延迟级数为0时，所述采样寄存器的采样结果为0。

进一步，如上所述的一种基于DDR读数据的分数时钟周期同步系统，当所述数字锁相环增加延迟级数直到所述采样寄存器的CK端采到D端的上升沿时，所述数字锁相环当前的延迟为所述采样信号和所述数据选通信号之间的相位差，所述数字延迟级数控制电路记录所述数字锁相环当前的延迟级数为N，N为正整数。

进一步，如上所述的一种基于DDR读数据的分数时钟周期同步系统，所述数字延迟级数控制电路具体用于：

当所述DDR控制器当前的分数时钟周期的延迟级数为T时，将所述数字锁相环的延迟级数设置为(N-T/4)，(N-T/4)即为所述采样信号的分数时钟周期级数，T为正整数。