[发明专利]基于FPGA的大型射电干涉阵列相关器的实现方法及装置

说明书

本发明属于信号处理技术领域，具体涉及了一种基于FPGA的大型射电干涉阵列相关器的实现方法及装置，旨在解决现有基于CPU/GPU的相关器进行大型天线阵列的相关实时计算效率低、能源消耗大的问题。本发明包括：获取射电干涉阵列的数据通道数，并平均分组；分别通过相应的相关计算模块计算组数据自身以及数据组与其他数据组的全相关性，并在积分周期内进行累加，完成射电干涉阵列的全相关运算。本发明通过分组划分时分复用的方法，有效利用了FPGA资源，简化FPGA运算过程，功耗低、效率高、易扩展，适用于高度并行以及对实时性要求较高的系统运算过程，为大型射电干涉阵列的海量数据实时运算提供了高效率的解决方案。

技术领域

本发明属于信号处理技术领域，具体涉及了一种基于FPGA的大型射电干涉阵列相关器的实现方法及装置。

背景技术

在射电干涉阵列望远镜中，相关器作为核心数字装置实现干涉显示度的计算，通过对干涉显示度的计算和分析，可完成观测宇宙射电源的亮度分布、结构、精密定位和天体成像等研究工作。

为了获得更广视场、更高精度的观测，研究人员已经开始筹划或正在建立越来越大的天线阵列。相关器需要对众多路天线的信号进行全相关处理。全相关处理包括多路通道相同时间所有相同频点数据的自相关运算以及两两互相关运算，其计算量正比于N²，其中N为天线个数。随着N的增大，运算量急剧增加，例如欧洲即将建成的低频射电干涉阵(LOFAR)由20000个天线构成，运算量极其庞大。传统的相关器一般使用CPU或GPU实现，由于其性能功耗比比较低，延时较高，因此使用它实现大型天线阵列的全相关实时计算具有一定困难。与CPU、GPU相比，FPGA具有较好的能源效率，其延时低、并行度高易扩展、乘法器资源多，功耗低，适用于完成可高度并行并对实时性要求较高的算法实现。

总的来说，现有的基于CPU/GPU的相关器在大型天线阵列的全相关实时计算中效率较低、能源消耗大，因此，本领域急需一种基于FPGA的数字相关器来实现大型天线阵列的全相关实时计算。

发明内容

为了解决现有技术中的上述问题，即现有基于CPU/GPU的相关器进行大型天线阵列的全相关实时计算效率低、能源消耗大的问题，本发明提供了一种基于FPGA的大型射电干涉阵列相关器的实现方法，该方法包括：

步骤S10，基于获取的射电干涉阵列天线数目M_a、各天线极化数M_P，获取射电干涉阵列天线数据通道数M；

步骤S20，基于预设的条件将获取的M路射电干涉阵列通道数据平均分为N组，每组包括K路数据，K＝M/N；

步骤S30，通过时分复用的方法将所述N组数据进行重排，并分别依次通过相应的相关计算模块进行N组数据中每一组数据与自身的自相关计算以及n组数据中每一组数据与其他组数据的互相关计算，完成射电干涉阵列的全相关运算。

在一些优选的实施例中，所述预设的条件为：

Z2＜Z

其中，P为FFT的点数，P1为选取的频点数量，T1为采样时钟，T2为相关器的处理时钟，B1为自相关计算模块的数量，B2为互相关计算模块的数量，Z为FPGA芯片中乘法器的总数量。

在一些优选的实施例中，所述每一组数据与自身的自相关计算包括数据组中每一路通道数据与自身的自相关并在积分周期内累加的计算以及每一路通道数据与其他路通道数据的互相关并在积分周期内累加的计算。

在一些优选的实施例中，所述每一组数据与其他组数据的互相关计算包括数据组中每一路通道数据与其他路通道数据的互相关并在积分周期内累加的计算。

在一些优选的实施例中，步骤S30中“通过时分复用的方法将所述N组数据进行重排”，其方法为：