[发明专利]分离式指令cache结构

说明书

本发明公开了分离式指令cache结构，将指令cache拆分为两部分，一部分称为BIC(Branch Information Cache)，另一部分称为RIC(Remainder Information Cache)。由于BIC只保存指令的一部分内容，因此BIC的容量和读写宽度都比传统的指令cache小的多，可以有更低的访问延迟，有利于减少取指流水线的级数，BIC和RIC的内容合起来是传统的1级指令cache的内容，由于RIC的面积优化，分离式指令cache的总面积甚至可能小于传统的1级指令cache。与传统的0级+1级的两级指令cache方案对比，本发明可达到类似的时序优化效果，但是避免了0级指令cache命中率低的问题，同时在面积和功耗上大大低于两级指令cache的方案。

技术领域

本发明涉及指令cache技术领域，具体为分离式指令cache结构。

背景技术

指令cache是CPU中用于缓存指令的部件，CPU在运行时根据PC从指令cache中取得地址；之后会对这些地址进行预译码，并根据预译码的结果进行分支预测；分支预测会给出新的PC，使用新的PC再次访问指令cache获得新的指令。以上过程周而复始，使得CPU能够在指令cache命中时持续地获得指令供给。

如图1中所示，从获得PC开始到对应的指令到达分支预测器进行预测获得预测的取指PC需要经过多个步骤，这些步骤难以在一个时钟周期内完成，因此普遍被划分到多级流水线当中，这就导致指令到达分支预测器时后面还有多级流水线需要填充。由于进行分支预测前无法预测指令是否发生跳转以及跳转的目标地址，因此只能假设指令不发生跳转来按照PC自然增加的方向继续取指。当分支预测器预测指令发生跳转时，要改变取指的方向，此时已经填充到取指流水线中的指令将被无效化，新的指令要重新经过图1中的流程，这会导致后面的流水线级有几个时钟周期没有指令经过。在现代CPU中，从获得PC到进行分支预测往往需要经过3~4个周期,如果分支指令被预测为跳转则至少会有1~2个周期没有有效指令进入后面的流水线中。在实际的程序运行过程中，分支指令占到很高的比例，一般认为在定点程序的运行中有25%的指令是分支指令，现代的超标量CPU一般都能做到每周期执行4条或更多的指令，这就表示平均每周期都遇到一条分支指令。在这种情况下取指流水线会因为分支预测为跳转而被频繁排空，这造成处理器的取指很不连续，对处理器的性能造成很大影响。

为了减小上述情况对CPU性能的影响， 有些CPU在指令cache之外又增加了一个容量更小、结构更简单的0级指令cache（传统的指令cache被视为1级cache），0级指令cache有更短的访问时间，当它命中时可以减少从获得PC到进行分支预测的延迟。

0级指令cache为了相对1级指令cache减小访问延迟必须减小容量和设计复杂度，比如减少组相联度，使用路预测直接提前预测命中的路并只读取该路以减小读出的数据宽度等。这些方法毫无疑问使得0级指令cache的命中率比1级指令cache的命中率低，而采用0级指令cache的CPU的1级指令cache的访问延迟往往会加长，因此如果0级指令cache的命中率低则对性能提高有限甚至在某些场景下会影响性能。此外，实现0级指令cache需要占用很大的芯片面积。

发明内容

本发明的目的在于提供分离式指令cache结构，以解决上述背景技术中提出的问题。

为实现上述目的，本发明提供如下技术方案：分离式指令cache结构，将指令cache拆分为两部分，一部分称为BIC，另一部分称为RIC。

优选的，当取指的指令为分支指令时，所述BIC内保存指令中可能与分支预测相关的信息，所述RIC指令则保存指令中的其他部分，在分支预测时只获取BIC指令内的数据，然后将BIC与RIC中的数据拼装为完整的指令进行译码。