[发明专利]半导体器件及其制造方法

说明书

半导体器件包括在半导体器件的衬底之上沿垂直方向堆叠的一串晶体管。该串可以包括第一子串、设置在第一子串之上的沟道连接体和第二子串。第一子串包括第一沟道结构，该第一沟道结构具有沿垂直方向延伸的第一沟道层和第一栅极电介质结构。第二子串堆叠在沟道连接体之上，并且具有第二沟道结构，该第二沟道结构包括沿垂直方向延伸的第二沟道层和第二栅极电介质结构。电耦合第一和第二沟道层的沟道连接体设置在第二栅极电介质结构下方，以使得能够在第二沟道层的底部区域中形成导电路径。底部区域与第二子串中的最下面的晶体管相关联。

本申请是申请日为2018年9月27日、申请号为201880001908.0、发明名称为“半导体器件及其制造方法”的发明专利的分案申请。

背景技术

随着集成电路中器件的关键尺寸缩小到常见存储单元技术的极限，开发了技术以实现更大的存储容量。与平面晶体管结构相比，3D NAND存储器件的垂直结构涉及更复杂的制造工艺。随着3D NAND存储器件迁移到具有更多存储单元层的配置来以更低的每比特成本实现更高的密度，改进结构及其制造方法成为越来越大的挑战。

附图说明

当结合附图阅读时，从以下详细描述中可以最好地理解本公开的各方面。应注意，根据行业中的标准实践，各种特征未按比例绘制。实际上，为了清楚讨论，可以任意增加或减少各种特征的尺寸。

图1示出了根据本公开的一些实施例的半导体器件100的一部分的截面图；

图2-13是根据本公开的一些实施例的半导体器件100在工艺1400的各个步骤处的部分的截面图；以及

图14示出了概述根据本公开实施例的用于半导体制造的工艺1400的流程图。

发明内容

根据本公开的各方面，提供了一种半导体器件，包括在半导体器件的衬底之上沿着垂直方向堆叠的一串晶体管。该串包括晶体管的具有第一沟道结构的第一子串，该第一沟道结构包括沿垂直方向延伸的第一沟道层和第一栅极电介质结构。该串还包括设置在第一子串之上的沟道连接体、以及堆叠在沟道连接体之上的晶体管的第二子串。第二子串具有第二沟道结构，该第二沟道结构包括沿垂直方向延伸的第二沟道层和第二栅极电介质结构。沟道连接体电耦合第一沟道层和第二沟道层，并且设置在第二栅极电介质结构下方。

在一些实施例中，沟道连接体包括第一结构和第二结构，第一结构包括由第二结构过填充的凹陷区域，第一结构与第二栅极电介质结构分隔开，并且第二结构设置成与第二栅极电介质结构相邻并在该第二栅极电介质结构下方。在一些示例中，第一结构与第一沟道层相邻，第二结构与第二沟道层相邻，并且该串的沟道层包括通过沟道连接体电耦合的第一沟道层和第二沟道层。

在示例中，第二栅极电介质结构包括在第二沟道层周围顺序形成的隧穿绝缘层、电荷存储层和阻挡绝缘层。

在一些实施例中，沟道连接体包括第一结构和第二结构。第一结构与第一沟道层接触并且具有带有第一凹陷的第一上表面。第二结构与第二沟道层接触并且具有带有第二凹陷的第二上表面。第二栅极电介质结构设置在第二上表面上，并且第二上表面位于第一上表面之上。第二结构设置在第一凹陷中，并且第二沟道层设置在第二凹陷中。

在一些实施例中，沟道连接体包括形成在沟道连接体的上表面中的凹陷，第二栅极电介质结构设置在上表面上，并且第二沟道层形成在凹陷中。

在一些实施例中，沟道连接体包括设置在第一结构上的第二结构，第二结构与第二沟道结构接触，并且第二结构由外延生长的材料形成。

在示例中，沟道连接体包括多晶硅。