[发明专利]一种键合结构及其制造方法

说明书

本发明提供一种键合结构及其制造方法，由多层晶圆依次键合形成的晶圆堆叠，晶圆堆叠上阵列排布有芯片堆叠，所述芯片堆叠包括依次键合的多层芯片，芯片堆叠中形成有电引出结构，通过在芯片堆叠中形成电连接各层芯片中互连层的全引出结构，可以对整个芯片堆叠进行电性能测试，通过电连接的部分层芯片中的部分引出结构，可以对芯片堆叠中的部分层芯片进行电性能测试，和/或电连接单层芯片中互连层的单引出结构，可以对芯片堆叠中的单层芯片进行电性能测试，从而实现对芯片堆叠中单层或多层芯片的电性能测试，进而得到失效芯片的具体位置。

技术领域

本发明涉及半导体器件及其制造领域，特别涉及一种键合结构及其制造方法。

背景技术

随着半导体技术进入后摩尔时代，为满足高集成度和高性能的需求，芯片结构向着三维方向发展，而晶圆级封装技术得到了广泛的应用，其是利用晶圆级封装技术将不同的晶圆堆叠键合在一起，可以缩短器件间的信号传输路径，提供更多的I/O数量，提高芯片响应速度以及减小芯片体积，同时，可以实现不同技术节点和功能芯片间的互连，降低了设计和工艺难度，从而降低制造成本。然而，随着堆叠层数的增加，芯片失效的几率增加，在芯片堆叠完成后通过电性测试可以获得失效的信息，但却难以追溯到是哪层芯片导致的失效。

发明内容

有鉴于此，本发明的目的在于提供一种键合结构及其制造方法，能够对芯片堆叠中的单层或多层芯片进行测试，得到具体的失效芯片位置。

为实现上述目的，本发明有如下技术方案：

一种键合结构，包括：由多层晶圆依次键合形成的晶圆堆叠，所述晶圆堆叠上阵列排布有芯片堆叠，所述芯片堆叠包括依次键合的多层芯片，所述芯片堆叠中形成有电引出结构，所述电引出结构包括电连接各层芯片中互连层的全引出结构，以及电连接部分层芯片中互连层的部分引出结构和/或电连接单层芯片中互连层的单引出结构。

可选的，所述晶圆堆叠中的晶圆之间通过介质键合层键合，所述电引出结构包括硅通孔和与其连接的再布线层。

可选的，至少部分所述再布线层连接不同深度的硅通孔。

可选的，所述晶圆堆叠中的晶圆之间通过混合键合结构键合，所述混合键合结构包括介质键合层和其中的金属键合垫，相邻层晶圆的金属键合垫键合在一起，部分所述电引出结构包括金属键合垫及与其连接的硅通孔，部分所述电引出结构包括硅通孔。

一种键合结构，包括芯片堆叠，所述芯片堆叠包括依次键合的多层芯片，所述芯片堆叠中形成有电引出结构，所述电引出结构包括电连接各层芯片中互连层的全引出结构，以及电连接部分层芯片中互连层的部分引出结构和/或电连接单层芯片中互连层的单引出结构。

一种键合结构的制造方法，包括：

提供底层晶圆，所述底层晶圆中阵列排布有芯片，所述底层晶圆上形成有介质键合层；

提供各待键合晶圆，各所述待键合晶圆中阵列排布有芯片，所述待键合晶圆上形成有介质键合层；

利用所述介质键合层在所述底层晶圆上依次键合所述各待键合晶圆，并在每次键合之后，形成硅通孔以及与其电连接的再布线层，以形成阵列排布有芯片堆叠的晶圆堆叠以及所述芯片堆叠中的电引出结构，所述电引出结构包括电连接各层芯片中互连层的全引出结构，以及电连接部分层芯片中互连层的部分引出结构和/或电连接单层芯片中互连层的单引出结构。

可选的，至少部分所述再布线层连接不同深度的硅通孔。

可选的，还包括：

在顶层再布线层上形成衬垫。

可选的，还包括：

将所述晶圆堆叠进行切割，以形成独立的芯片堆叠。

一种键合结构的制造方法，包括：