[发明专利]一种优化电特性的DMOS及其制造方法

说明书

本发明公开一种优化电特性的DMOS及其制造方法。该方法包括在衬底上制作外延层，在外延层上制作第二导电类型的耐压环区；在外延层上侧刻蚀形成LTO沟槽，向LTO沟槽内填满二氧化硅，改变LTO沟槽的宽度和深度，可以改变LTO沟槽区域周围的电场分布和各电学参数。本发明的DMOS在Rsp增加较小的前提下，大幅增加BVDSS和降低电容参数，优化其输出特性，降低工作损耗，且与现有工艺平台兼容，工艺实现简单且工艺窗口足够。

技术领域

本发明属于半导体技术领域，具体涉及一种优化电特性的DMOS及其制造方法。

背景技术

DMOS是常用的功率器件，它与CMOS器件结构类似，也有源、漏、栅等电极，但是漏端击穿电压高。现有结构的DMOS在降低电容参数(如输入电容Ciss、输出电容Coss和米勒电容Crss)的同时将损失部分Rsp(单位面积电阻)，从而在优化开关损耗时，导通损耗有所增加，因此，限制了DMOS产品进一步优化。

发明内容

本发明解决的技术问题：提供一种优化电特性的DMOS及其制造方法。

技术方案：为了解决上述技术问题，本发明采用的技术方案如下：

在第一方面，本发明提供了一种优化电特性的DMOS的制造方法，包括：

提供第一导电类型的衬底，并在所述衬底上制作外延层，在所述外延层上制作第二导电类型的耐压环区；

在所述外延层上侧刻蚀形成LTO沟槽，向所述LTO沟槽内填满二氧化硅；

对LTO沟槽以外的外延层上侧执行JEFT注入和JEFT推阱操作，以形成JEFT区域；

在所述LTO沟槽四周的JEFT区域上侧长栅氧化层，并在所述二氧化硅及其四周的栅氧化层上侧沉积多晶，并将所述多晶刻蚀形成多晶栅；

在未被所述栅氧化层覆盖的JEFT区域内形成第二导电类型的体区；

在所述栅氧化层四周下侧的体区内制作第一导电类型有源区；

在所述多晶栅、栅氧化层和第一导电类型有源区的上侧淀积SIN介质层；

在位于所述第一导电类型有源区的体区内制作第二导电类型有源区；

在所述SIN介质层和外延层的上侧淀积LTO介质层，并在所述LTO介质层上刻蚀形成连接孔；

在所述LTO介质层上侧及连接孔内溅射形成金属层，并刻蚀形成DMOS的栅区和源区。

进一步的，所述二氧化硅为经过炉管湿法生长形成和/或填充的LTO。

进一步的，所述LTO沟槽的宽度为0.5μm至2μm，且其深度为0.5μm至6μm。

进一步的，所述LTO沟槽的宽度为2μm，且其深度为4μm。

在第二方面，本发明提供了一种优化电特性的DMOS，包括第一导电类型的衬底和设置在所述衬底上侧的外延层，所述外延层上设有第二导电类型的耐压环区和LTO沟槽，所述LTO沟槽内设有二氧化硅，且其四周的外延层上侧形成有JEFT区域，所述LTO沟槽四周的JEFT区域上侧长有栅氧化层，所述二氧化硅及其四周的栅氧化层上侧中部设有多晶栅，未被栅氧化层覆盖的JEFT区域内形成有第二导电类型的体区，所述栅氧化层四周下侧的体区由内向外依次设有第一导电类型有源区和第二导电类型有源区，所述多晶栅、栅氧化层和第一导电类型有源区的上侧淀积有SIN介质层，所述SIN介质层和外延层上侧沉淀有LTO介质层，所述LTO介质层上刻蚀有连接孔，所述LTO介质层上侧及连接孔内溅射形成有金属层，所述金属层经刻蚀形成DMOS的栅区和源区。

进一步的，所述二氧化硅为经过炉管湿法生长形成和/或填充的LTO。