[发明专利]先进制程下最小化时延和溢出的通孔柱感知层分配器

说明书

本发明涉及一种先进制程下最小化时延和溢出的通孔柱感知层分配器，所述通孔柱感知层分配器按如下步骤设计层分配方案：S1）为后续阶段产生一个初始解；应用多角度拥塞松弛策略评估拥塞进而调整层分配方案；S2）在初始解的基础上，应用基于协商思想引导层分配；S3）采用线网治愈算法优化当前层分配方案的最大时延；S4）将所有线网根据时延大小排序后重分配；优先处理时延大的线网即时序关键线网，同时对靠前的时序关键线网使用通孔柱优化方法，结合通孔柱和非默认规则线，以进一步降低时延，产生最终的层分配方案。所述通孔柱感知层分配器能够在考虑通孔拥塞、线拥塞和耦合效应的前提下优化时延和溢出。

技术领域

本发明属于集成电路计算机辅助设计技术领域，具体涉及一种先进制程下最小化时延和溢出的通孔柱感知层分配器。

背景技术

作为影响芯片性能的重要因素之一，互连时延是层分配中的一个重要优化目标。线网时延主要包括线时延和通孔时延。然而，随着电路规模的扩大，线电阻和通孔电阻显著增大，这直接导致线网时延增大。在先进制程中，上层具有比下层更大的线宽和线间距，因而上层线的电阻较小。故将时序关键线网段分配给上层有利于减小时延。但仅通过这一方式不足以大幅度降低时延，因此有必要引入先进制程中的新技术进一步优化时延。

通孔柱(via pillar)作为先进制程中的一项重要技术，能够有效降低通孔电阻。通孔柱包含多个常规通孔，并且具有多种形式。图1展示了一种通孔柱结构类型。为了区分通孔柱和常规通孔对布线资源的影响，通孔的尺寸和布线单元的容量应当被考虑。此外，考虑通孔的尺寸和布线单元的容量还有利于降低总体布线和详细布线的不匹配程度。

作为先进制程下的另一项重要技术，非默认规则线的应用是降低线电阻的重要方式。非默认规则线有两种类型：并行线和宽线。在先进制程中布线区域的下层，由于制造工艺的限制，非默认规则线只能以并行线的形式实现。而在其他布线层，非默认规则线以宽线形式实现。宽线的线宽大于默认线宽并且是预先给定的。

此外，每一布线层的布线资源都有上限。若分配过多的线到上层，或者过度使用通孔柱、非默认规则线，可布线性将恶化并且线密度将增大。由于耦合效应，线密度增大将导致耦合电容增大，进而导致时延增大，这对电路的时序特性有负面影响。因此，布线资源、通孔柱以及非默认规则线应当被合理使用。

发明内容

本发明的目的在于提供一种先进制程下最小化时延和溢出的通孔柱感知层分配器，所述通孔柱感知层分配器能够在考虑通孔拥塞、线拥塞和耦合效应的前提下优化时延和溢出。

为实现上述目的，本发明采用的技术方案是：一种先进制程下最小化时延和溢出的通孔柱感知层分配器，所述通孔柱感知层分配器按如下步骤进行层分配方案的全自动设计：

S1)为后续阶段产生一个初始解；应用多角度拥塞松弛策略评估拥塞进而调整层分配方案，在保障良好时序特性的同时，减少溢出；

S2)在初始解的基础上，应用基于协商思想引导层分配；

S3)采用线网治愈算法优化当前层分配方案的最大时延；在此过程中，可以使用非默认规则线；并且，采用段区分方法，根据段与信号源的距离给段赋值，以区分时序关键线网中的时序关键段与时序非关键段；

S4)将所有线网根据时延大小排序后重分配；优先处理时延大的线网即时序关键线网，同时对靠前的时序关键线网使用通孔柱优化方法，结合通孔柱和非默认规则线，以进一步降低时延，产生最终的层分配方案。

进一步地，所述步骤S1中，应用多角度拥塞松弛策略评估拥塞的具体方法为：

所述多角度拥塞松弛策略从多个角度考虑占用布线资源的物体与提供布线资源的布线区域之间的相互关系，具体为：布线区域的布线资源包括边的轨道和布线单元的面积，所述布线资源可以被线、通孔和障碍物占用，综合考虑这些因素，定义拥塞代价函数如下：