[发明专利]分频结构

说明书

本发明涉及一种分频结构，包括输入时钟信号端、与所述输入时钟信号端相连的第一整数分频器及第二整数分频器、与所述第一整数分频器和所述第二整数分频器相连的分频比设置端、与所述第一整数分频器和所述第二整数分频器相连的倍频电路、与所述倍频电路相连的二分频电路及与所述二分频电路相连的输出时钟信号端，所述第一整数分频器及所述第二整数分频器根据所述输入时钟信号端的输入时钟频率及所述分频比设置端的分频比，分别输出第一时钟信号及第二时钟信号至所述倍频电路，所述倍频电路输出第三时钟信号至所述二分频电路，所述二分频电路产生占空比为50％的输出时钟至所述输出时钟信号端。

技术领域

本发明涉及集成电路领域，尤其涉及一种输出时钟占空比为50％的任意整数分频结构。

背景技术

现有的通过计数器实现分频功能的分频器，能够产生任意分频的输出时钟，但是输出时钟的占空比不能控制在50％。而在DDR(Double Data Rate，双倍速率同步动态随机存储器)的系统应用时，系统对时钟的需求质量要求较高，需要利用时钟的上升沿和下降沿采样数据，所以要求时钟占空比为50％，而现有的通过计数器实现分频功能的分频器，不能够满足DDR的系统应用。

因此，有必要提供一种能够实现输出任意分频并且输出时钟的占空比为50％的分频结构。

发明内容

本发明提供一种分频结构，其主要目的在于可以实现输出任意分频并且输出时钟的占空比为50％。

为实现上述目的，本发明提供一种分频结构，包括输入时钟信号端、与所述输入时钟信号端相连的第一整数分频器及第二整数分频器、与所述第一整数分频器和所述第二整数分频器相连的分频比设置端、与所述第一整数分频器和所述第二整数分频器相连的倍频电路、与所述倍频电路相连的二分频电路及与所述二分频电路相连的输出时钟信号端，所述第一整数分频器及所述第二整数分频器根据所述输入时钟信号端的输入时钟频率及所述分频比设置端的分频比，分别输出第一时钟信号及第二时钟信号至所述倍频电路，所述倍频电路输出第三时钟信号至所述二分频电路，所述二分频电路产生占空比为50％的输出时钟至所述输出时钟信号端。

可选地，所述第一整数分频器及所述第二整数分频器分别为第一加法计数器分频电路及第二加法计数器分频电路，所述倍频电路为或门，所述二分频电路为上升沿触发的D触发器。

可选地，所述输入时钟信号端分别与所述第一加法计数器分频电路的输入端及所述第二加法计数器分频电路的输入端相连。

可选地，所述第一加法计数器分频电路的输出端与所述或门的一输入端相连，所述第二加法计数器分频电路的输出端与所述或门的另一输入端相连。

可选地，所述或门的输出端与所述D触发器的时钟控制端相连，所述D触发器的输出端与所述输出时钟信号端相连。

本发明提供的分频结构，能够实现输出任意分频并且输出时钟的占空比为50％。

附图说明

图1为本发明一实施例提供的分频结构的结构框图；

图2为本发明一实施例提供的分频结构的具体电路结构示意图；

图3为本发明一实施例提供的分频结构的时钟信号波形示意图。

本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。

具体实施方式

应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

现在参考附图描述本发明的实施例，附图中类似的元件标号代表类似的元件。

本发明提供一种分频结构。参照图1所示，为本发明一实施例提供的分频结构的结构框图。