[发明专利]用于可编程器件的机器学习训练架构

权利要求书

1.一种集成电路，包括：

第一数字信号处理(DSP)块，其被配置为以浮点模式进行操作；

第二数字信号处理(DSP)块，其被配置为以不同于所述浮点模式的定点模式进行操作；以及

加法器，其被配置为接收来自以所述浮点模式进行操作的所述第一DSP块的第一信号，并且接收来自以所述定点模式进行操作的所述第二DSP块的第二信号。

2.根据权利要求1所述的集成电路，其中，所述第一DSP块是硬数据路径的一部分，并且其中，所述第二DSP块是硬数据路径和软数据路径的一部分。

3.根据权利要求1-2中任一项所述的集成电路，其中，所述第一DSP块和所述第二DSP块被配置为接收第一浮点格式的输入信号，并且其中，所述第一DSP块被配置为输出不同于所述第一浮点格式的第二浮点格式的信号。

4.根据权利要求3所述的集成电路，其中，所述第一浮点格式是具有一个符号位、八个阶码位和至多七个小数位的BFLOAT16格式。

5.根据权利要求3所述的集成电路，其中，所述第二浮点格式是具有一个符号位、八个阶码位和二十三个小数位的单精度格式。

6.根据权利要求3所述的集成电路，其中，所述第二DSP块被配置为输出第三浮点格式的信号，所述第三浮点格式不同于所述第一浮点格式和所述第二浮点格式。

7.根据权利要求6所述的集成电路，其中，所述第三浮点格式比所述第一浮点格式具有更多的阶码位。

8.根据权利要求6所述的集成电路，其中，所述第三浮点格式具有可调的小数位数量，所述可调的小数位数量确定所述第三浮点格式的截断量。

9.根据权利要求6所述的集成电路，还包括格式转换电路，所述格式转换电路被配置为将信号从所述第二浮点格式转换为所述第三浮点格式。

10.根据权利要求6所述的集成电路，其中，所述第二DSP块依赖于软逻辑以支持输出所述第三浮点格式的所述信号。

11.根据权利要求10所述的集成电路，还包括第一加法器电路，所述第一加法器电路被配置为接收来自所述第二DSP块的所述信号并且输出不同于所述第三浮点格式的第四浮点格式的信号。

12.根据权利要求11所述的集成电路，还包括加法器树，所述加法器树被配置为接收来自所述第一加法器电路的信号。

13.根据权利要求12所述的集成电路，其中，所述加法器树包括第一加法器级，所述第一加法器级被配置为输出不同于所述第四浮点格式的第五浮点格式的信号。

14.根据权利要求13所述的集成电路，其中，所述加法器树包括第二加法器级，所述第二加法器级被配置为输出不同于所述第五浮点格式的第六浮点格式的信号。

15.根据权利要求14所述的集成电路，其中，所述加法器树包括第三加法器级，所述第三加法器级被配置为输出不同于所述第六浮点格式的第七浮点格式的信号。

16.根据权利要求15所述的集成电路，还包括归一化电路，所述归一化电路被配置为接收来自所述加法器树的信号并且将信号从所述第七浮点格式转换为所述第二浮点格式。

17.一种混合浮点算术电路，包括：

第一部分，仅包括硬电路块；

第二部分，包括硬电路和软电路；以及

加法器，其在所述第一部分中，其中，所述加法器被配置为接收来自所述第一部分的第一信号并且接收来自所述第二部分的第二信号。