[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，形成方法包括：提供衬底；在衬底上形成第一半导体掺杂层；形成分立的半导体柱和隔离柱；形成横跨半导体柱和隔离柱的初始栅极结构，初始栅极结构覆盖半导体柱顶部和侧壁、隔离柱顶部和侧壁、以及半导体柱与隔离柱之间的第一半导体掺杂层；去除位于半导体柱顶部和半导体柱靠近顶部部分侧壁的初始栅极结构，包围半导体柱部分侧壁的初始栅极结构作为栅极结构，位于隔离柱顶部和侧壁、以及半导体柱和隔离柱之间第一半导体掺杂层上的初始栅极结构作为连接栅极；对半导体柱的顶部进行掺杂，形成第二半导体掺杂层；形成与位于隔离柱顶部的连接栅极相接触的栅极插塞。本发明实施例有利于增大形成栅极插塞的工艺窗口。

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，为了适应工艺节点的减小，不得不断缩短晶体管的沟道长度。

晶体管沟道长度的缩短具有增加芯片的管芯密度，增加开关速度等好处。然而随着沟道长度的缩短，晶体管源极与漏极间的距离也随之缩短，栅极对沟道的控制能力变差，使亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(short-channeleffects，SCE)更容易发生，晶体管的沟道漏电流增大。

因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极 (Gate-all-around，GAA)晶体管。全包围栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。全包围栅极晶体管包括横向全包围栅极 (Lateral Gate-all-around，LGAA)晶体管和垂直全包围栅极(Vertical Gate-all-around，VGAA)晶体管，其中，VGAA的沟道在垂直于衬底表面的方向上延伸，有利于提高半导体结构的面积利用效率，因此有利于实现更进一步的特征尺寸缩小。

发明内容

本发明实施例解决的问题是提供一种半导体结构及其形成方法，增大形成栅极插塞的工艺窗口。

为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底上形成第一半导体掺杂层；形成分立于所述第一半导体掺杂层上的半导体柱和隔离柱；形成横跨半导体柱和隔离柱的初始栅极结构，初始栅极结构覆盖所述半导体柱顶部和侧壁、隔离柱顶部和侧壁、以及半导体柱与隔离柱之间的第一半导体掺杂层；去除位于半导体柱的顶部和半导体柱靠近顶部的部分侧壁的初始栅极结构，包围半导体柱部分侧壁的剩余初始栅极结构用于作为栅极结构，位于隔离柱顶部和侧壁、以及半导体柱和隔离柱之间的第一半导体掺杂层上的剩余初始栅极结构用于作为连接栅极；对所述半导体柱的顶部进行掺杂，形成第二半导体掺杂层；在形成第二半导体掺杂层、以及形成所述栅极结构和连接栅极之后，形成与位于所述隔离柱顶部的连接栅极相接触的栅极插塞。

相应的，本发明实施例还提供一种半导体结构，包括：衬底；第一半导体掺杂层，位于所述衬底上；分立于所述第一半导体掺杂层上的半导体柱和隔离柱；第二半导体掺杂层，位于所述半导体柱的顶部；横跨所述半导体柱和隔离柱的初始栅极结构，初始栅极结构覆盖半导体柱的部分侧壁、隔离柱顶部与侧壁、以及半导体柱与隔离柱之间第一半导体掺杂层；其中，包围所述半导体柱的部分侧壁的初始栅极结构作为栅极结构，所述栅极结构暴露出所述第二半导体掺杂层；位于所述隔离柱顶部和侧壁、以及半导体柱与隔离柱之间第一半导体掺杂层上的初始栅极结构作为连接栅极；栅极插塞，位于隔离柱的顶部上且与位于所述隔离柱顶部的连接栅极相接触。

与现有技术相比，本发明实施例的技术方案具有以下优点：