[发明专利]用于加速存储处理的装置、方法和系统

说明书

描述了关于用于加速存储处理的电路的系统、方法和装置。在一个实施例中，处理器包括：(例如，L1)高速缓存；填充缓冲器；存储缓冲器；以及高速缓存控制器，用于：当第一存储请求在高速缓存中未命中时，分配填充缓冲器中的多个条目中的、用于存储第一存储请求的第一条目；将第一所有权请求发送到与第一存储请求对应的另一高速请求；在高速缓存中检测针对第二存储请求的命中；更新全局可观察缓冲器，以指示填充缓冲器中的用于第一存储请求的第一条目按程序顺序早于存储缓冲器中的第二存储请求；当第三存储请求在高速缓存中未命中时，在第二存储请求从存储缓冲器被移除之前，分配填充缓冲器中的多个条目中的、用于存储第三存储请求的第二条目；将第二所有权请求发送到与第三存储请求对应的另一高速缓存；以及更新全局可观察缓冲器，以指示填充缓冲器中的用于第三存储请求的第二条目按程序顺序晚于存储缓冲器中的第二存储请求。

技术领域

本公开总体上关于电子学，更具体地，本公开的实施例关于用于加速存储处理的电路。

背景技术

处理器或处理器集合执行来自指令集(例如，指令集架构(ISA))的指令。指令集是计算机架构的关于编程的部分，并且一般包括原生数据类型、指令、寄存器架构、寻址模式、存储器架构、中断和异常处置以及外部输入和输出(I/O)。应当注意，术语“指令”在本文中可以指宏指令或指微指令，该宏指令例如，提供给处理器供执行的指令，该微指令例如，由处理器的解码电路解码宏指令所产生的指令。

附图说明

在所附附图中以示例方式而非限制方式图示本公开，在附图中，类似的附图标记指示类似的要素，并且其中：

图1图示出根据本公开的实施例的耦合至存储器的硬件处理器。

图2图示根据本公开的实施例的耦合至数据高速缓存单元的存储缓冲器。

图3图示根据本公开的实施例的耦合至数据高速缓存单元的存储缓冲器。

图4图示出根据本公开的实施例的流程图。

图5A是图示根据本公开的实施例的通用向量友好指令格式及其A类指令模板的框图。

图5B是图示根据本公开的实施例的通用向量友好指令格式及其B类指令模板的框图。

图6A是图示根据本公开的实施例的用于图5A和图5B中的通用向量友好指令格式的字段的框图。

图6B是图示根据本公开的一个实施例的构成完整操作码字段的图6A中的专用向量友好指令格式的字段的框图。

图6C是图示根据本公开的一个实施例的构成寄存器索引字段的图6A中的专用向量友好指令格式的字段的框图。

图6D是图示根据本公开的一个实施例的构成扩充操作字段550的图6A中的专用向量友好指令格式的字段的框图。

图7是根据本公开的一个实施例的寄存器架构的框图。

图8A是图示出根据本公开的实施例的示例性有序流水线和示例性的寄存器重命名的乱序发布/执行流水线两者的框图。

图8B是图示根据本公开的实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核两者的框图。

图9A是根据本公开的实施例的单个处理器核以及其到管芯上互连网络的连接以及它的第2级(L2)高速缓存的本地子集的框图。

图9B是根据本公开的实施例的图9A中的处理器核的一部分的展开图。

图10是根据本公开的实施例的可具有多于一个的核、可具有集成存储器控制器、并且可具有集成图形器件的处理器的框图。

图11是根据本公开的一个实施例的系统的框图。

图12是根据本公开的实施例的更具体的示例性系统的框图。