[发明专利]一种优化SAR ADC中电容阵列冗余权重的算法

说明书

本发明公开了一种优化SAR ADC中电容阵列冗余权重的算法，该算法包括如下步骤：S1，根据所设计的ADC的位数n，选择CX、CL、CB、CM的取值区间；S2，定义判决条件1：2≤WL–2*W1M≤6；S3,定义判决条件2：W＝2n；S4,根据判决条件1和定义判决条件2，对CX、CL、CB、CM在取值区间内进行扫描，即可得到CX、CL、CB、CM的取值。本发明，可用于需要高速高精度逐次逼近式模数转换器的芯片设计中。经该算法所优化的冗余电容阵列，可以放宽对DAC中相邻位电容匹配和寄生的要求，降低对比较器速度的要求，为各次比较提供足够的冗余空间，从而消除由电容不匹配引起的静态非线性误差和比较器速度引起的动态误差。在高速高精度逐次逼近式模数转换器设计领域有独到的优势。

技术领域

本发明涉及高速高精度逐次逼近式模数转换器的芯片设计技术领域，具体为一种优化SAR ADC中电容阵列冗余权重的算法。

背景技术

说明：本算法可用于优化n bit分段式电荷重分配SAR ADC中二进制电容阵列冗余权重，下面以12bit分段式电荷重分配SAR ADC为例作为说明。

在传统12bit分段式电荷重分配SAR ADC设计中，二进制加权电容阵列构成的DAC，如附图1所示，CB为耦合电容、C0为一位冗余电容、C1-C12为二进制加权电容。附图1中每一位的权重系数可由(1)式表示：

对于附图1所示的传统二进制加权电容阵列，第i位的冗余权重可由(2) 式表示：

可见传统的二进制加权电容阵列每一位的冗余权重都为0，每一个模拟输入值都对应一个唯一的数字码。也就是说，对于某一个模拟输入值，当DAC 转换出现误差时，无法通过校正的方式来恢复得到正确的输出码。

一方面，在目前工艺制程条件下，器件、寄生电阻和寄生电容，以及工艺误差，使得DAC相邻位的加权电容之间的二倍关系不够精确，这将使DAC 转换出现静态误差，使输出产生丟码或漏码的问题；同时由于传统分段式二进制加权电容阵列中耦合电容不是单位电容的整数倍，在版图设计上会带来很大的麻烦，耦合电容即便是很小的失配也将会引入静态误差。因此，无冗余位电容阵列的不匹配限制了DAC精度的提高，从而导致ADC整体精度的严重下降。

另一方面，对于无冗余权重的二进制加权电容阵列，DAC的每一次转换均需要在比较器完全建立后才可以进行，否则将由于比较器的动态误差，ADC的输出产生错误的数字码，且无法进行校正。在高速应用中，这将极大的提高了比较器的设计难度。

为了提高ADC的速度与精度，许多校正技术被提出。其中一种即通过对二进制加权电容阵列进行冗余设计。通过在数字域计算每个电容的权重并通过电容权重的加减得到数字输出。因为冗余的存在，一方面放宽了对电容阵列相邻位之间匹配度的要求，即使因为电容不匹配导致DAC某一位转换出现错误时，只要匹配误差在冗余空间允许的范围内，DAC可以在后续位的转换中进行校正；另一方面，只要比较器动态误差处于冗余权重容忍的范围内，DAC 即使在比较器未完全建立时进行转换，也不会使ADC输出出现错误。而对于传统分段式二进制权重电容阵列中耦合电容为分数电容的问题，可以通过在 LSB电容阵列中增加额外的接地电容，经合理选择接地电容的容值，耦合电容可以为单位电容的整数倍,这就避免了出现分数电容，极大的减小了电容匹配误差。