[发明专利]使用电流模式逻辑的PVT鲁棒性MOD 3分频器

权利要求书

1.一种在半导体衬底上的集成电路，所述集成电路的特征在于，其包括数字锁存器，所述数字锁存器包括：

差分晶体管对，该差分晶体管对是跟踪对，该差分晶体管对电容耦合到差分输入信号以当时钟信号生效时引起在输出节点之间的差分输出电压来跟踪所述差分输入信号；

交叉耦合晶体管对，该交叉耦合晶体管对是锁存对，该交叉耦合晶体管对耦合到所述输出节点以当所述时钟信号解除生效时锁存所述差分输出电压；

差分晶体管对，该差分晶体管对是时钟对，该差分晶体管对响应于所述时钟信号，引导在所述跟踪对的共享发射极节点与所述锁存对的共享发射极节点之间的偏置电流；和

偏置晶体管的匹配组，所述偏置晶体管各自具有基极，所述基极由相应的基极电阻耦合到共享偏置电压节点，所述匹配组包括：

第一偏置晶体管，所述第一偏置晶体管确定所述时钟对的所述偏置电流；和

第二偏置晶体管，所述第二偏置晶体管通过负载电阻发出或吸收相等偏置电流以确定在基准电压节点上的基准电压，

所述基准电压节点由与所述基极电阻中的每个成比例的偏置电阻耦合到所述跟踪对中的每个晶体管的基极以提供偏置电压。

2.根据权利要求1所述的集成电路，其特征在于，在所述共享偏置电压节点上的电压由带隙电压基准确定。

3.根据权利要求1所述的集成电路，其特征在于，所述输出节点中的每个由等于所述负载电阻的上拉电阻耦合到电源电压。

4.根据权利要求1所述的集成电路，其特征在于，所述数字锁存器还包括第一对发射极跟随器配置的晶体管，所述第一对发射极跟随器配置的晶体管放大所述时钟信号以驱动所述时钟对中的晶体管的栅极，所述发射极跟随器配置的晶体管由所述匹配组中的相应偏置晶体管偏置。

5.根据权利要求4所述的集成电路，其特征在于，所述数字锁存器还包括第二对发射极跟随器配置的晶体管，所述第二对发射极跟随器配置的晶体管缓冲所述差分输出电压以进行输出，所述第二对中的发射极跟随器配置的晶体管各自由所述匹配组中的相应偏置晶体管偏置。

6.根据权利要求1所述的集成电路，其特征在于，所述时钟对中的晶体管中的至少一个以三阱架构实施，并且其中所述集成电路还包括扼流电阻器，所述扼流电阻器反向偏置所述三阱架构中的隔离阱。

7.根据权利要求1至6中任一项所述的集成电路，其特征在于，其还包括：

第一主锁存器，所述第一主锁存器耦合以向所述数字锁存器提供所述差分输入信号来实施第一触发器；和

第二触发器，所述第二触发器包括：

第二主锁存器；和

从锁存器，所述从锁存器电容耦合以从所述第二主锁存器接收输出并耦合以向所述第一主锁存器提供电容耦合的差分输入信号。

8.根据权利要求7所述的集成电路，其特征在于，所述第二主锁存器电容耦合以从所述数字锁存器接收第一输出信号并电容耦合以从所述从锁存器接收第二输出信号，并且其中所述第二主锁存器产生第三输出信号，所述第三输出信号是所述第一输出信号和所述第二输出信号的逻辑或非。