[发明专利]一种平电场沟槽半导体芯片终端结构及其制备方法

说明书

本发明公开了一种平电场沟槽功率半导体芯片及其制备方法，所述芯片包括：位于N型衬底之上的P区和P+区，位于N型衬底的上表面的凹型沟槽，位于沟槽的底部及N型衬底表面的氧化层，位于氧化层之上的多晶硅场板，位于多晶硅场板及未被所述多晶硅场板覆盖的氧化层表面之上的绝缘层，位于绝缘层之上的金属场板，位于金属场板及未被金属场板覆盖的绝缘层之上的钝化层，位于N型衬底之下的金属层。本发明的芯片设置了平电场沟槽结构，优化了现有的芯片制造流程及工艺参数，并采用CMP工艺，制备了具有表面平电场沟槽结构的功率半导体芯片，使芯片的表面电场分布更加均匀，提升了芯片的耐压性能，增强了芯片的可靠性。

技术领域

本发明涉及功率半导体芯片技术领域，尤其涉及一种平电场沟槽功率半导体芯片终端结构及其制备方法。

背景技术

目前功率半导体芯片多采用常规结构终端设计，常规的终端结构包括场限环结构、场限环和场板结构、JTE终端、VLD结构、半绝缘多晶场板结构及其衍生终端结构设计方案，终端结构直接影响芯片的性能和芯片可靠性，体现的直接参数就是耐压参数(BVces)和承载耐压结构的表面电场。耐压参数影响着芯片应用场合，承载耐压结构的电场分布则影响着芯片的可靠性。目前常规的终端结构表面电场分布都不均匀，并且表面会产生波动峰值，在表面氧化层电荷不稳定的情况下容易产生部分峰值的大范围波动，从而影响电场分布，进而影响了芯片的长期可靠性，在实际应用中会造成损坏。

故需要一种新型终端结构，可以进一步提高耐压和表面电场的性能，并可在表面电场形成平稳峰，能降低表面电荷对表面电场的干扰，可增强芯片的长期可靠性。

图1示出了具有常规场限环终端结构的功率半导体芯片剖面图，结构包括：N型衬底101、多个P型场限环102、二氧化硅层103、多晶硅栅极104、金属场板105。

发明内容

本发明提供了一种平电场沟槽功率半导体芯片终端结构，解决了目前常规的终端结构表面电场分布不均匀，表面会产生波动峰值的问题。

本发明提供了一种平电场沟槽半导体芯片终端结构，包括：

在N型衬底上形成的P区和P+区，其中，所述P区和所述P+区彼此邻接；

位于所述N型衬底表面上的凹型沟槽，其中，所述凹型沟槽的底部由第一表面、第二表面以及第三表面构成，其中，所述第一表面为所述P区的上表面，所述第二表面为所述P+区与所述P区邻接的区域的表面，所述第三表面为所述N型衬底与所述P区邻接的区域的表面；

填充所述凹型沟槽且覆盖在所述凹型沟槽周边的所述P+区和所述N型衬底的表面上的氧化层；

在所述氧化层上于靠近所述P+区的一侧间隔分布的多个多晶硅场板；

位于所述多个多晶硅场板和未被所述多个多晶硅场板覆盖的所述氧化层表面上的绝缘层；

在所述绝缘层上于相对所述多个多晶硅场板的上方设置的多个金属场板，其中，所述多个金属场板中的部分金属场板通过穿过其下方所述绝缘层的第一接触孔接触所述多晶硅场板，并且通过穿过其下方所述绝缘层、所述多晶硅场板和所述氧化层的第二接触孔接触所述P+区；

在所述绝缘层上于相对未被所述多个多晶硅场板覆盖的所述氧化层表面的上方设置的金属场板；

位于所述多个金属场板及未被所述金属场板覆盖的所述绝缘层表面上的钝化层；

位于所述N型衬底之下的金属层。

在本发明的实施例中，所述P+区的厚度大于所述P区的厚度。

在本发明的实施例中，所述P+区注入剂量大于等于所述P区注入剂量。

在本发明的实施例中，