[发明专利]一种高帧频CMOS图像传感器及其实现方法

说明书

本发明公开了一种高帧频CMOS图像传感器及其实现方法，属于CMOS图像传感器的帧频提升领域。本发明的高帧频CMOS图像传感器及其实现方法，时钟发生器通过时钟延迟单元产生多路异步时钟信号，异步时钟信号具有均匀的相位差，上升沿计数器和下降沿计数器根据异步时钟信号进行触发计数，而上升沿计数器和上下降沿计数器分别在时钟信号的上升沿和下降沿触发并计数，实现分辨率指数级提升，在同样分辨率下，实现帧频指数级提升。

技术领域

本发明属于CMOS图像传感器的帧频提升领域，尤其是一种高帧频CMOS图像传感器及其实现方法。

背景技术

大面阵CMOS图像传感器被广泛应用于空间对地观测，具有画幅宽广的特点。由于大面阵CMOS图像传感器像元行数量庞大，采用列输出架构，单个行周期与行数之积为单帧图像时间。由于面阵规模决定行数量，提升帧频可通过降低单个行周期实现。采用全流水线工作机制，即光电信号的低噪采样放大、高速模-数转换、大吞吐量输出在时域并行进行如图1所示。光电信号的采样放大时间、ADC量化时间、数据输出时间保持一致，该时间由以上三者的最长时间决定。

单斜式ADC架构具有高线性优势，被广泛应用于CMOS图像传感器中，结合数字相关双采样技术，可有效消除前级噪声。随着ADC分辨率的提升，画面分辨率得到优化。然而，单斜式ADC分辨率提升的实现方式为增长计数长度和变缓斜坡斜率。广泛使用的CMOS图像传感器架构如图3所示，包含像元101、比较器102、单计数器120和时钟发生器110；像元101用于将光信号转换为电信号并放大输出；比较器102用于比较斜坡信号和像元101的电信号并产生翻转信号作为计数器计数停止指示信号。如图4所示，对应的计数器从负值起始计数，该负值为图6所示阶段X CLK的所有时钟周期数目X。例如，阶段X CLK的周期数为512，则计数起始值为-512，该阶段对像元复位信号Vrst量化。如图4所示，在阶段d比较器翻转后开始计数；在阶段e对光电信号和复位信号之和Vsig+Vrst进行量化；阶段e中和阶段c等长的计数完成后，计数器值为0。实现了两次采样Vrst的相减消除，计数器最终计数值即为光电信号Vsig量化后的数字输出。如图2所示阶段b，即相关双采样第二次，在时钟周期为T的前提下，实现n位分辨率ADC计数时间长度为2ⁿ×T，如在10、12、14、16位分辨率下，阶段b时长分别为1024×T、4096×T、16384×T、65536×T；随着分辨率提升，转换时间指数提升，在提高画面分辨率的同时降低了帧频。而帧频为CMOS图像传感器产生画幅的频率，提升帧频对实时观测具有重要意义。

发明内容

本发明的目的在于克服现有大面阵CMOS图像传感器帧频较低的缺点，提供一种高帧频CMOS图像传感器及其实现方法。

为达到上述目的，本发明采用以下技术方案予以实现：

一种高帧频CMOS图像传感器的实现方法，其特征在于：

光信号经像元转换为电信号后并放大输出，电信号经比较器与斜坡信号相比较并产生翻转信号，所述翻转信号作为n个上升沿计数器和n个下降沿计数器的使能信号；

时钟发生器产生时钟信号，所述时钟信号通过(n-1)个时钟延迟单元后产生n个异步时钟信号，所述异步时钟信号具有均匀的相位差；

所述n个异步时钟信号相对应的输出到n个上升沿计数器和n个下降沿计数器中，所述n个上升沿计数器和n个下降沿计数器根据异步时钟信号进行触发计数，计数结果经加法器相加后输出模拟数字的转换结果。

进一步的，转换阶段内，所述n个上升沿计数器在两次比较器翻转信号之间进行计数操作；

所述n个下降沿计数器在转换阶段内的其他时段进行计数操作。

进一步的，若相关双采样第一次的时钟周期数为X，相关双采样第二次的时钟周期数为Y；