[发明专利]数据转发的方法及装置

说明书

本发明描述了关于以减少的硬件复杂度解决数据危险的编译程序分配的特殊寄存器的各种示例。处理器包括排列在指令集架构中的多个硬件元件。所述处理器分配关于执行指令的一个或多个转发寄存器。所述处理器也基于所述指令来执行算术操作，所述指令的数据从所述指令集架构的多个路输入，以致利用所述一个或多个转发寄存器用于所述指令集架构的多个路之间的数据转发。

技术领域

本发明通常涉及计算机架构，以及更具体地，涉及减少硬件复杂性的解决数据危险(data hazard)的编译程序分配(compiler-allocated)的特殊寄存器。

背景技术

除非在此另有指示，本节所描述的方法不是下文所列权利要求的背景技术，以及不因为包括于本节而被承认为背景技术。

在计算系统中，指令管线(instruction pipelining)是计算机架构中用于在单个处理器中实现指令级并行性(parallelism)的技术。进来的指令可以被拆分成一系列的顺序步骤，由不同的功能单元来执行。在管线中，当指令尝试在数据在寄存器文件(registerfile)中可用之前使用该数据时，可能会发生数据危险，以及当当前操作需要等待还未完成的早先操作的结果时，数据危险会导致管线暂停(pipeline stall)。因此，操作数(operand)转发(或数据转发)是用于避免或最小化管线停滞的技术。在现有设计中，硬件支持的转发用于给定功能单元倾向于涉及具有许多MUX以及比较器的复杂多工器(multiplexor，MUX)设计，但是复杂MUX设计倾向于导致功率泄露(power leakage)。硬件需要执行许多先决条件，例如，检查转发结果是否已经被写入管线，比较以及决定哪一操作数应当使用转发结果，以及决定转发结果来自于管线的哪一阶段。在为极长指令(very longinstruction word，VLIW)设计的架构中，多功能单元的转发硬件支持是必要的。在这种情况下，MUX设计更加复杂以及倾向于有更多功率泄露。此外，在VLIW处理器中，指令通常由编译程序调度。在一些情况下，每一指令可以是32比特长，其中3比特专用于转发信息。

发明内容

后文的概述仅是说明性的以及不旨在以任何方式进行限制。即，后文的概述被提供来介绍本文所描述的新颖以及非显而易见技术的概念、亮度、益处以及优势。所选择实施例被进一步在以下细节描述中进行描述。因此，后续概述不旨在识别所要求保护主题的基本特征，也不旨在用于决定所要求保护主题的范围。

根据本发明的所提出的方案与以减少的硬件复杂性解决数据危险的编译程序分配的特殊寄存器。在所提出的方案下，数据转发可以由相对于传统设计具有较少硬件复杂性的编译程序来支持。此外，所提出的方案利用特殊寄存器来从VLIW架构的不同路(插槽)递送转发信息。

一方面，方法可以涉及装置的处理器分配关于执行指令的一个或多个转发寄存器。所述方法也涉及所述处理器基于所述指令来执行算术操作，所述指令的数据从指令集的不同路输入，以致利用所述一个或多个转发寄存器用于所述指令集的不同路之间的数据转发。

另一方面，装置可以包括处理器。所述处理器可以包括排列在指令集架构中的硬件元件。所述处理器可用于分配关于执行指令的一个或多个转发寄存器。所述处理器还可以用于基于所述指令执行算术操作，所述指令的数据从所述指令集架构的不同路输入，以致利用所述一个或多个转发寄存器用于所述指令集架构的不同路之间的数据转发。

附图说明

附图被包括来提供本发明的进一步理解以及被并入并构成本发明的一部分。图示说明了本发明的实施例，以及与描述一起用于解释本发明的原理。能理解，由于为了说明本发明的概念一些元件被示出与实际实施例不成比例，附图不需要按比例绘制。

图1示出了可以用于实施根据本发明的所提出方案的示例性特殊寄存器分配。

图2示出了根据本发明实施例的示例情景。

图3A以及图3B示出了根据本发明实施例的示例情景。