[发明专利]用于具有高精度和高密度的基于EMIB的基板的新型无芯架构和处理策略

说明书

实施例包括半导体封装和形成半导体封装的方法。半导体封装包括封装基板之上的多个导电层。导电层包括封装基板中的第一导电层和第一级互连(FLI)。半导体封装还包括：阻焊剂，所述阻焊剂围绕FLI，其中，阻焊剂具有的顶表面与FLI的顶表面基本上共面；桥，所述桥用焊料球直接耦合到第一导电层，其中，第一导电层耦合到FLI；以及电介质，所述电介质在封装基板的导电层、桥和阻焊剂之上。桥可以是嵌入式多管芯互连桥(EMIB)。第一导电层可以包括第一导电焊盘和第二导电焊盘。FLI可以包括第一导电过孔、第二导电过孔、扩散层以及第三导电焊盘。

技术领域

实施例涉及封装半导体器件。更具体地，实施例涉及具有带有高精度和高密度的嵌入式互连桥的封装基板的半导体器件。

背景技术

在过去的几十年中，集成电路中的特征缩放一直是不断发展的半导体工业背后的驱动力。缩放到越来越小的特征使得能够在有限的半导体器件的基板面上增加功能单元的密度。然而驱使缩小这些IC(诸如嵌入式多管芯互连桥(EMIB))的规模同时优化每个器件的性能并非没有问题。

晶体管的管芯持续缩小以最小化功耗并且实现更高的时钟频率。此外，现有的基板技术要求基板中嵌入式桥管芯的总数不断地增加，以集成多个较小的管芯。这些要求导致基板的第一层互连(FLI)和桥管芯层(BDL)中的间距越来越紧密，并且对管芯附接工艺的凸块厚度变化(BTV)要求越来越严格。因此，为了成功地组装封装，这对进一步满足越来越严格的套刻(overlay)、高密度图案化和较低的BTV要求(同时最小化制造成本并且最大化产量)施加了额外的压力。

由于以下问题，现有的解决方案不能满足对下一代EMIB基板技术的更严格的图案化、套刻和翘曲要求。这些现有的问题包括：(i)堆积工艺，所述堆积工艺对一些上层使用间接对准，从而人为地导致了甚至比所需要的更严格的套刻要求；(ii)翘曲，所述翘曲对套刻的精度产生负面影响，因为大多数关键层是最后建立的，并且因此建立在已经严重翘曲/硬的面板上，从而导致更差的套刻性能；(iii)更紧密的间距，由于在整个面板上进行具有高产量的图案化变得非常有挑战性，从而上层的总厚度变化(TTV)和平坦度不能满足要求以实现关键层的高密度图案化；(iv)增大的凸块厚度变化(BTV)，由于阻焊剂(SR)和FLI通常形成在镀覆的金属和电介质的数个堆积层的顶部上，由此导致具有不同的凸块间距的区域中的金属密度差异增大，并且上层中剧烈增加的过孔凹陷使得实现镀覆铜或镀覆锡的均匀凸块高度更具有挑战性；(v)较高的残余翘曲，所述较高的残余翘曲使图案化套刻变得更差，从而导致意外的不合规的故障；以及(vi)翘曲，由于精细特征(例如基准)的轻微的散焦图案化重复地发生，所述翘曲引起散焦图案，从而对下游套刻性能产生负面影响。

附图说明

本文所描述的实施例通过示例而非限制的方式在附图的图中示出，其中相似的附图标记指示类似的特征。此外，省略了一些常规的细节，以免使本文描述的发明构思难以理解。

图1A-图1C是根据一些实施例的形成多个半导体封装的工艺流程的截面图的图示，其中每个封装包括封装基板、嵌入式多管芯互连桥(EMIB)以及第一级互连(FLI)，所述第一级互连初始设置为提供平坦的凸块表面和具有低凸块厚度变化(BTV)的焊料凸块，并且其中FLI具有最严格的套刻和高密度要求。

图2是根据一个实施例的具有封装基板、EMIB和导电层的多个半导体封装的截面图的图示，其中穿硅过孔(TSV)向EMIB提供电力。

图3是根据一个实施例的具有封装基板、EMIB和导电层的多个半导体封装的截面图的图示，其中FLI向EMIB提供电力。

图4是根据一个实施例的具有封装基板、EMIB和由多个导电柱供电的多个有源功能管芯的半导体封装的截面图的图示，其中多个TSV向EMIB提供电力。

图5A-图5E是根据一些实施例的用于形成具有封装基板、EMIB和导电层的多个半导体封装的工艺流程的截面图的图示，其中TSV向EMIB提供电力。