[发明专利]锁相环的锁定检测方法、锁相环及其频率锁定检测控制器

说明书

本发明提供一种锁相环的锁定检测方法、锁相环及其频率锁定检测控制器，能够解决锁相环上电不稳定过程中内部逻辑异常的问题，并且结构简单、设计版图面积小。所述锁定检测方法包括：对锁相环的频率进行第一次锁定，直至锁相环的内置稳压器稳定，第一次锁定过程中对数字逻辑的复位时序以及电源是否稳定不做要求；当锁相环的内置稳压器稳定之后，锁相环的各输出分频器开始工作，锁相环进行第二次锁定过程，此时所述锁相环的压控振荡器输出时钟没有毛刺、电源电压稳定，实现包括相位对齐调整以及占空比合成的复杂功能；最后将锁相环的锁定检测电路的输出信号作为锁相环的锁定指示信号输出。

技术领域

本发明涉及锁相环，尤其涉及一种锁相环的锁定检测方法、锁相环及其频率锁定检测控制器。

背景技术

锁相环(锁相环：Phase Locked Loop)电路是一种被广泛应用的电路系统，特别是对于FPGA(现场可编程逻辑门阵列，Field Programmable Gate Array)这种VLSI(超大规模集成电路，Very Large Scale Integration)系统是必不可少的。锁相环是FPGA提供时钟资源的核心系统，可以实现时钟频率综合、降低时钟偏移(skew)和相位调整等功能。

当锁相环的反馈时钟频率和输入参考频率在预先设定的误差范围内时，即实现频率锁定。对于内部包含低压差线性稳压器(Low Dropout Regulator，LDO)的锁相环，为了降低整个系统功耗，锁相环需要支持低功耗模式，即需要把LDO关闭。当再次开启锁相环时由于LDO需要稳定时间这往往会导致锁相环的内部逻辑异常(如多个分频器之间需要phaseAlign)，使得锁相环虽然可以正常频率锁定，但是输出时钟属性(特别是时钟之间相位关系)与设置会有差异。

在锁相环上电不稳定过程中，锁相环复位信号过早释放会给数字电路的相位绑定(Phase Align)等方面带来挑战。如图1所示，传统的设计方法是在锁相环逻辑控制信号(如使能信号或复位信号)路径上增加延时单元(DELAY CELL)，即，使LDO从开启到稳定这段时间，锁相环内部逻辑不工作。考虑到LDO稳定时间在不同工艺、电压和温度条件下有所差异，这样延时单元设计需要预留很大裕度，而且单个延时单元设计也需要占用很大版图面积。

发明内容

本发明实施例提供一种锁相环的锁定检测方法、锁相环及其频率锁定检测控制器，能够解决锁相环上电不稳定过程中内部逻辑异常的问题，并且结构简单、设计版图面积小。

第一方面，本发明提供一种锁相环的锁定检测方法，包括：

第一次锁定过程：对所述锁相环的频率进行第一锁定，直至所述锁相环的内置稳压器稳定，其中，所述第一次锁定过程中对数字逻辑的复位时序以及电源是否稳定不做要求；

第二次锁定过程：当所述锁相环的内置稳压器稳定之后，所述锁相环进行第二次锁定过程，此时所述锁相环的压控振荡器输出时钟没有毛刺、电源电压稳定实现包括相位对齐调整以及占空比合成的复杂功能；最后将所述锁相环的锁定检测电路的输出信号作为所述锁相环的锁定指示信号输出。

可选地，在所述锁相环内置稳压器开启且输出电压达到能使所述锁相环的锁相环路开始工作的预设阈值时，启动所述第一次锁定过程，开始对所述锁相环的频率进行锁定。

可选地，在所述第一次锁定过程，通过简易分频器完成反馈信号的时钟分频并输入到所述锁相环的鉴频鉴相器，所述简易分频器指仅完成分频功能的分频器。

可选地，在所述第一次锁定过程结束时：产生一个复位控制信号，以使所述锁相环的实际反馈分频器和各输出分频器进行复位释放，同时产生一个选择控制信号，以完成简易分频器与所述锁相环的实际反馈分频器之间的工作切换，使反馈信号通过所述锁相环的实际反馈分频器完成时钟分频并输入到所述锁相环的鉴频鉴相器。