[发明专利]一种提高PCIE控制DDR通信速率的装置及方法

说明书

本发明公开了一种提高PCIE控制DDR通信速率的方法，包括如下步骤：S01：中央处理器下发控制指令至FPGA；S02：所述FPGA接收到控制指令之后，将待读出DDR数据缓存至所述FPGA中；S03：中央处理器下发读取指令至FPGA；S04：所述FPGA接收到读取指令之后，将缓存的DDR数据通过PCIE总线传输至中央处理器。本发明提供的一种提高PCIE控制DDR通信速率的装置及方法，将待读出DDR数据进行了预读取，省去了FPGA中PCIE单元和DDR单元之间通信的时间，大大提高了中央处理器通过PCIE总线读取DDR数据的时间。

技术领域

本发明涉及PCIE传输速率领域，具体涉及一种提高PCIE控制DDR通信速率的装置及方法。

背景技术

PCIE(Peripheral Component Interconnect Express)总线由于其开放性和通用性，在通讯领域得到了极为广泛的应用。当中央处理器(CPU)通过PCIE总线控制FPGA(FieldProgrammable Gate Array)下挂载的多个DDR(Data Direction Register)时，通常采用如下方式进行控制：

S01：中央处理器通过PCIE总线向FPGA中PCIE单元下发读取指令；其中FPGA包括PCIE单元和多个DDR单元，且PCIE单元用于连接PCIE总线，每个DDR单元连接一个对应的DDR。

S02：PCIE接收到读取指令之后，通过互通接口将读取指令传输给DDR单元；

S03：DDR单元接收到读取指令之后，根据读取指令读取待DDR数据；

S04：DDR单元将读取的DDR数据通过互通接口传输至PCIE单元；

S05：PCIE单元解析DDR数据，并将其通过PCIE总线传输至中央处理器。

在完整的产品框架内，中央处理器需要读取每一片VP主板的DDR内存数据，每片VP有32Gb大小的DDR内存数据，单块业务板有8片VP，整个系统内的单板数量有几十块，按照传统的PCIE控制多片FPGA下挂载的DDR的模式，读取每一片VP(32Gb)数据需要的时间将近1分钟的时间，如果对整个系统所有的内存数据进行读取完成则需要几个小时的时间，这对于上层软件的处理分析是非常缓慢的，所以提升PCIE读取DDR数据的速度迫在眉睫。

发明内容

本发明的目的是提供的一种提高PCIE控制DDR通信速率的装置及方法，将待读出DDR数据进行了预读取，省去了FPGA中PCIE单元和DDR单元之间通信的时间，大大提高了中央处理器通过PCIE总线读取DDR数据的时间。

为了实现上述目的，本发明采用如下技术方案：一种提高PCIE控制DDR通信速率的方法，包括如下步骤：

S01：中央处理器下发控制指令至FPGA；

S02：所述FPGA接收到控制指令之后，将待读出DDR数据缓存至所述FPGA中；

S03：中央处理器下发读取指令至FPGA；

S04：所述FPGA接收到读取指令之后，将缓存的DDR数据通过PCIE总线传输至中央处理器。

进一步地，所述步骤S01中控制指令包括片选寄存器、长度寄存器、初始地址寄存器和开始信号寄存器。

进一步地，所述FPGA包括PCIE单元和M个DDR单元，且每个DDR单元通过DDR总线连接一个DDR；M为大于0的整数；所述步骤S01具体包括：

S011：所述中央处理器下发片选寄存器至所述PCIE单元；

S012：所处中央处理器依次下发长度寄存器、初始地址寄存器和开始信号寄存器至对应的DDR单元。