[发明专利]半导体装置

说明书

本发明提供在包括进行在时钟同步系统不同的电路间的信号导通的信号同步化电路的半导体装置中抑制动作富余的降低的半导体装置。半导体装置(1)将与相位同步电路(10)的基准时钟信号RCK同步的输入信号IN输出作为与相位同步时钟信号PCK同步的输出信号OUT，该半导体装置(1)包括：第一触发器(40)，基于输入至相位同步电路(110)的相位比较器11的反馈信号FB与基准时钟信号RCK取得同步地取入输入信号IN；以及第二触发器(30)，基于相位同步时钟信号PCK取入第一触发器(40)的输出B输出作为输出信号OUT，向相位同步时钟信号PCK同步化时的设置时间被设为基准时钟信号RCK的周期的二分之一。

技术领域

本发明涉及半导体装置，特别是涉及包括具备PLL(Phase Locked Loop：相位同步)电路的信号同步化电路的半导体装置。

背景技术

作为以往技术所涉及的与具备PLL电路的信号同步化电路有关的文献的一个例子，例如列举专利文献1。在专利文献1中公开了一种数字输出级电路，其特征在于，具备：第一同步化电路，根据多个位数据分别被设置，使这些位数据与系统时钟信号同步化；PLL电路，输入系统时钟信号并至少由多个电压控制延迟级构成；第二同步化电路，将PLL电路的多个电压控制延迟级各自的输出分别设为规定时钟来使第一同步化电路的各输出同步化；以及驱动器电路，分别驱动第二同步化电路的输出信号。

另外，以往技术所涉及的信号同步化电路一般利用使与一个系统的时钟同步的信号与另一个系统的时钟同步化，所以由通过另一个系统的时钟控制的触发器接收通过一个系统的时钟控制的触发器输出的信号的结构。该情况下，为了确保另一个系统的触发器的设置时间以及维持时间，存在考虑一个系统的触发器与另一个系统的触发器之间的延迟、以及双重系统间的时钟偏斜，而在一个系统的触发器与另一个系统的触发器之间插入延迟元件的情况。

专利文献1：日本特开平9－181593号公报

然而，在上述以往技术所涉及的信号同步化电路的结构中，存在在设计阶段较难定量地掌握双重系统间的制造上的偏差，若量产阶段中的偏差较大，则有时产生制造时的装置检查的不良状况这个问题。另一方面，专利文献1没有假设这样的问题。

发明内容

本发明是为了解决上述的课题而完成的，其目的在于提供在包括进行时钟同步系统不同的电路间的信号的导通的信号同步化电路的半导体装置中，抑制动作富余的降低的半导体装置。

本发明所涉及的半导体装置是将与相位同步电路的基准时钟信号同步的输入信号输出作为与相位同步时钟信号同步的输出信号的半导体装置，上述半导体装置包括：第一触发器，基于输入至上述相位同步电路的相位比较器的反馈信号与上述基准时钟信号取得同步地取入上述输入信号；以及第二触发器，基于上述相位同步时钟信号取入上述第一触发器的输出并输出作为上述输出信号，向上述相位同步时钟信号同步化时的设置时间被设为上述基准时钟信号的周期的二分之一。

根据本发明，能够提供在包括进行在时钟同步系统的不同电路间的信号导通的信号同步化电路的半导体装置中抑制动作富余的降低的半导体装置。

附图说明

图1是表示实施方式所涉及的半导体装置的结构的一个例子的框图。

图2是表示实施方式所涉及的半导体装置的各部的动作的时间图。

图3是表示比较例所涉及的半导体装置的结构的框图。

附图标记的说明

1、2…半导体装置；10…PLL电路；11…相位比较器；12…电荷泵；13…低通滤波器；14…电压控制振荡器；15…分频器；20、30、40…触发器

具体实施方式