[发明专利]占空比校准电路及电子系统

说明书

本申请公开了一种占空比校准电路及电子系统。该占空比校准电路包括：第一输入端和第二输入端，分别接收第一输入信号和第二输入信号，第一输入信号与第二输入信号为相位相反的方波信号；第一输出端和第二输出端，分别提供第一时钟信号和第二时钟信号；第一缓冲器和第一反相器，第一缓冲器的输入端与第一反相器的输入端共同连接至第一输入端；第二缓冲器和第二反相器，第二缓冲器的输入端与第二反相器的输入端共同连接至第二输入端，其中，第一反相器的输出端和第二缓冲器的输出端共同连接至第二输出端，第二反相器的输出端和第一缓冲器的输出端共同连接至第一输出端。该电路避免了输出信号之间的相互干扰，提高了占空比校准电路所适应的调整范围。

技术领域

本发明涉及电子电路技术领域，更具体地，涉及一种占空比校准电路(Duty CycleCorrector,DCC)及电子系统。

背景技术

近年来现代集成电路设备的运行速度已大大增加。伴随着集成电路工艺的进步，现代数字系统的工作主频不断提高，并已开始广泛采用诸如双数据速率(Double DataRate,DDR)、流水线等技术来获取更大的数据吞吐率。因此，数字系统对工作时钟的信号质量也提出了更高的要求。一个优质的时钟信号应当具有快速建立、低抖动、低偏斜的特性，并具有50％的占空比以确保满足数据信号在传输过程中建立与保持的相关时序限制要求，保证系统的工作稳定。

随着集成电路主频的不断提高，时钟周期变得越来越短。在某些时序要求严格的电路中，例如寄存器读写电路，DOR技术中时钟信号双边沿采样电路，时钟边沿的轻微抖动将对电路的时序关系产生较大影响，甚至导致系统不能正确工作。在CMOS电路中，因PMOS管和NMOS管驱动能力不匹配，互连线寄生电容分布干扰等因素的存在，源时钟信号在传输过程中可能会发生占空比严重畸变。为此，现有技术提供了一种占空比校准电路，以对此类时钟信号进行占空比调节，从而提高系统性能。

然而，现有技术中的占空比校准电路仍然存在调整范围过小的问题，在面对占空比严重畸变的时钟信号时，难以将该时钟信号校准至50％占空比的时钟信号。因此，亟需提出一种进一步改进的占空比校准电路，以提高占空比校准电路所适应的调整范围，从而提高系统的稳定性。

发明内容

鉴于上述问题，本发明的目的在于提供一种占空比校准电路及电子系统，从而提高占空比校准电路所适应的调整范围。

根据本发明的一方面，提供一种占空比校准电路，包括：第一输入端和第二输入端，分别接收第一输入信号和第二输入信号，所述第一输入信号与所述第二输入信号为相位相反的方波信号；第一输出端和第二输出端，分别提供第一时钟信号和第二时钟信号；第一缓冲器和第一反相器，所述第一缓冲器的输入端与所述第一反相器的输入端共同连接至所述第一输入端；第二缓冲器和第二反相器，所述第二缓冲器的输入端与所述第二反相器的输入端共同连接至所述第二输入端，其中，所述第一反相器的输出端和所述第二缓冲器的输出端共同连接至所述第二输出端，所述第二反相器的输出端和所述第一缓冲器的输出端共同连接至所述第一输出端。

可选的，所述第一缓冲器和所述第二缓冲器的电路结构相同，所述第一反相器和所述第二反相器的电路结构相同。

可选的，所述第一缓冲器包括级联在所述第一输入端和所述第一输出端之间的第一非门和第二非门，所述第二缓冲器包括级联在所述第二输入端和所述第二输出端之间的第三非门和第四非门。

可选的，所述第一反相器、所述第二反相器、所述第一非门、所述第二非门、所述第三非门以及所述第四非门的晶体管尺寸一致。

根据本发明的另一方面，提供一种电子系统，包括如上所述的占空比校准电路。

本发明提供的占空比校准电路及电子系统，对电路结构进行了优化，从而避免了输出信号之间的相互干扰，以提高占空比校准电路所适应的调整范围，从而可以提高电子系统的稳定性。

附图说明