[发明专利]用于并-串转换的设备

说明书

本申请案涉及一种用于并‑串转换的设备。本文公开一种设备，其包含输出信号线；和第一和第二三态缓冲电路，其各自具有共同连接到所述输出信号线的输出节点。所述输出信号线包含具有第一和第二连接点的第一区段、具有第三和第四连接点的第二区段、连接于所述第一和第三连接点之间的第三区段，以及连接于第二和第四连接点之间的第四区段。所述输出信号线的所述第一区段的至少一部分位于所述第一三态缓冲电路上，且所述输出信号线的所述第二区段的至少一部分位于所述第二三态缓冲电路上。

技术领域

本公开涉及一种设备，特定来说，涉及一种用于并-串转换的设备。

背景技术

例如动态随机存取存储器(DRAM)的半导体装置有时包含将并行读取数据转换成串行数据的并-串转换电路，以及将串行写入数据转换成并行数据的串-并转换电路。并-串转换电路与彼此相位不同的读取时钟信号同步地执行并-串转换操作，且串-并转换电路与彼此相位不同的写入时钟信号的同步地执行串-并转换操作。因为依序从并-串转换电路输出数据的频率为高，所以需要尽可能地减小输出节点的电阻。

发明内容

本公开的一些实施例提供一种设备，其包含：输出信号线；和第一和第二三态缓冲电路，其各自具有共同连接到所述输出信号线的输出节点。所述输出信号线包含具有第一和第二连接点的第一区段、具有第三和第四连接点的第二区段、连接于所述第一和第三连接点之间的第三区段，以及连接于第二和第四连接点之间的第四区段。所述输出信号线的所述第一区段的至少一部分位于所述第一三态缓冲电路上。所述输出信号线的所述第二区段的至少一部分位于所述第二三态缓冲电路上。

本公开的一些实施例提供一种设备，其包含：第一、第二、第三和第四晶体管，其经配置以唯一地进入接通状态；第一、第二、第三和第四信号线，其分别连接到并且形成于所述第一、第二、第三和第四晶体管上；和输出节点，其中被所述第一晶体管驱动的输出信号从所述第一信号线并行地通过所述第二和第四信号线传送到所述输出节点。

附图说明

图1是示出根据本公开的半导体装置的布局的示意性平面视图。

图2是示出I/O控制电路的配置的布局图。

图3是读取时钟信号的波形图。

图4是示出I/O控制电路的配置的框图。

图5是读取时钟同步电路的布局图。

图6是读取时钟同步电路的电路图。

图7是数据输出电路块的电路图。

图8是用于解释数据输出电路块的操作的时序图。

图9是数据输出电路块的布局图。

图10是三态缓冲电路的布局图。

图11是缓冲电路的布局图。

图12是用于解释数据输出电路块中的数据的流动的图式。

图13是更详细地示出数据输出电路块的布局的平面视图。

图14是用于解释信号节点上的数据的流动的示意图。

图15是驱动电路和输出缓冲器的电路图。

图16是速度选择器的电路图。

图17是上拉驱动器或下拉驱动器的电路图。

图18是用于解释分频时钟信号和读取时钟信号的流动的示意图。

具体实施方式