[发明专利]锁存电路

权利要求书

1.一种锁存电路，其特征在于，包括：

锁存模块，用于锁存数据模块输入的数据；

置位控制模块，用于控制所述锁存模块输出高电平信号，所述置位控制模块的输入信号包括控制信号和置位信号；

复位控制模块，用于控制所述锁存模块输出低电平信号，所述复位控制模块的输入信号包括所述置位控制模块的输出信号、自测试使能信号和复位信号；

时钟模块，用于为所述锁存模块提供读取时钟信号；

其中，所述自测试使能信号决定所述锁存电路处于自测试模式或正常工作模式。

2.根据权利要求1所述的锁存电路，其特征在于，所述置位控制模块的输入信号还包括自测试编码信号，所述置位控制模块的输出连接于所述锁存模块的置位端。

3.根据权利要求2所述的锁存电路，其特征在于，所述置位控制模块包括第一逻辑与单元，用于将所述控制信号、所述置位信号和所述自测试编码信号逻辑与后，输出给所述锁存模块和所述复位控制模块。

4.根据权利要求1所述的锁存电路，其特征在于，所述复位控制模块的输出连接于所述锁存模块的复位端。

5.根据权利要求1所述的锁存电路，其特征在于，所述复位控制模块包括：

反向运算单元，用于将所述置位控制模块的输出信号进行反向处理；

第二逻辑与单元，用于将反向处理后的所述置位控制模块的输出信号和所述自测试使能信号进行逻辑与处理；以及

逻辑或单元，用于将所述第二逻辑与单元的输出与所述复位信号进行逻辑或后输出给所述锁存模块。

6.根据权利要求1所述的锁存电路，其特征在于，所述时钟模块的输入信号包括熔丝选择信号和熔丝时钟信号，所述时钟模块的输出连接于所述锁存模块的时钟端。

7.根据权利要求6所述的锁存电路，其特征在于，所述时钟模块包括第三逻辑与单元，用于将所述熔丝选择信号和所述熔丝时钟信号进行逻辑与后输出给所述锁存模块。

8.根据权利要求1所述的锁存电路，其特征在于，所述锁存模块的数据端接熔丝数据信号。

9.根据权利要求1所述的锁存电路，其特征在于，所述锁存模块为D触发器。

10.根据权利要求9所述的锁存电路，其特征在于，所述D触发器包括：

置位单元，用于在自测试模式下，当置位控制模块的输出为高电平时接收并输出第一电源提供的所述高电平信号；

熔丝单元，用于在正常工作模式下，根据所述读取时钟信号接收并输出熔丝数据信号；

复位单元，用于在所述控制信号的输出为高电平时接收并输出第二电源提供的所述低电平信号；

锁存器，用于接收并锁存所述置位单元输出的高电平信号、所述熔丝单元输出的所述熔丝数据信号或所述复位单元输出的所述低电平信号；以及

输出单元，用于输出锁存的所述高电平信号、所述熔丝数据信号或所述低电平信号。