[发明专利]像素驱动电路、显示面板及电子设备

权利要求书

1.一种像素驱动电路，其特征在于，包括：

包括多个像素电路(1)的像素阵列，所述像素阵列采用RGBG像素排列方式；

沿所述像素阵列的第一方向排列的至少四条栅线(2)，相邻两条栅线(2)之间设置一行像素电路(1)，每行像素电路(1)对应一条栅线(2)；

沿与所述第一方向垂直的第二方向排列、且与每条栅线(2)交叉设置的至少八条数据线(3)，每条数据线(3)与一列像素电路(1)中对应于同一颜色子像素的所述像素电路(1)连接；以及

与所述数据线(3)连接的多路分配器电路(4)，所述多路分配器电路(4)用于控制所述数据线(3)连通集成电路IC芯片。

2.根据权利要求1所述的像素驱动电路，其特征在于，还包括：

与所述IC芯片的输出端连接的阵列基板行驱动GOA单元(5)；

所述GOA单元(5)包括第一时钟信号线(51)、第二时钟信号线(52)、第三时钟信号线(53)、第四时钟信号线(54)以及与奇数行栅线(2)连接的多个第一GOA电路(55)和与偶数行栅线(2)连接的多个第二GOA电路(56)；

所述第一GOA电路(55)连接所述第一时钟信号线(51)和所述第二时钟信号线(52)，所述第二GOA电路(56)连接所述第三时钟信号线(53)和所述第四时钟信号线(54)；

所述第一时钟信号线(51)和所述第二时钟信号线(52)的时序相反，所述第三时钟信号线(53)和所述第四时钟信号线(54)的时序相反。

3.根据权利要求2所述的像素驱动电路，其特征在于，

按照行数递增的排列顺序，各相邻的所述第一GOA电路(55)之间连接且形成奇数行栅线(2)的级传、各相邻的所述第二GOA电路(56)之间连接且形成偶数行栅线(2)的级传；

其中，除最后一级所述第一GOA电路(55)外，每一级所述第一GOA电路(55)的输出端与相邻下一级所述第一GOA电路(55)的输入端连接；除最后一级所述第二GOA电路(56)外，每一级所述第二GOA电路(56)的输出端与相邻下一级所述第二GOA电路(56)的输入端连接。

4.根据权利要求3所述的像素驱动电路，其特征在于，

对于相邻的奇数行栅线(2)和偶数行栅线(2)，其中，相对于奇数行栅线(2)对应的第一GOA电路(55)的时钟信号，偶数行栅线(2)对应的第二GOA电路(56)的时钟信号延后半个脉冲。

5.根据权利要求4所述的像素驱动电路，其特征在于，所述数据线(3)包括第一类型数据线(31)、第二类型数据线(32)和第三类型数据线(33)；

每列像素电路(1)为一电路组，对应相同颜色子像素的所述电路组为第一电路组，对应两个颜色子像素的所述电路组为第二电路组；

所述第一类型数据线(31)与所述第二电路组中对应第一颜色子像素的像素电路(1)连接，所述第二类型数据线(32)与所述第二电路组中对应第二颜色子像素的像素电路(1)连接；

所述第三类型数据线(33)与所述第一电路组中的所述像素电路(1)连接。

6.根据权利要求5所述的像素驱动电路，其特征在于，

所述第一类型数据线(31)、所述第二类型数据线(32)和所述第三类型数据线(33)的数量之和为所述像素电路(1)所对应的列数的两倍；

所述第一类型数据线(31)、所述第二类型数据线(32)、两条所述第三类型数据线(33)、所述第二类型数据线(32)、所述第一类型数据线(31)和两条所述第三类型数据线(33)在所述第二方向上依次排列；

其中，每条所述第三类型数据线(33)与所述第一电路组中半数的所述像素电路(1)连接，且与一条所述第三类型数据线(33)连接的至少两个所述像素电路(1)相邻或者间隔排布。