[发明专利]一种提高体约束鳍型结构闪存单元耦合率的器件结构

说明书

本发明提供一种提高体约束鳍型结构闪存单元耦合率的器件结构，凸出于有源区表面平行分布的多个鳍结构；鳍结构的左右两个侧壁及顶部覆盖有浮栅，覆盖部位为沿鳍结构长度方向的一部分；覆盖部分为分散结构；分散结构由自下而上多个等间隔分布的叠层组成；并且相邻两个鳍结构之间各自的侧壁共用一个分散结构。本发明的鳍型结构可以增加相邻浮栅极之间的距离，降低之间的耦合电容，降低相互单元之间的互扰，增加耦合率。有利于增加漏极电压，提高编程速度；有利于进一步降低栅极电压。结合约束鳍型结构的高编程效率可以为后续的闪存单元继续缩减提供更多的优化选择。

技术领域

本发明涉及半导体领域，特别是涉及一种提高体约束鳍型结构闪存单元耦合率的器件结构。

背景技术

闪存由于其具有高密度、低价格以及电可编程、擦除的优点已被广泛作为非易失性记忆体应用的最优选择。目前闪存单元主要是在65纳米技术节点进行，其结构示意图如图1所示，随着对大容量闪存的要求，利用现有技术节点，每片硅片上的芯片数量将会减少。同时新的技术节点的日益成熟，也促使闪存单元用高节点的技术进行生产。对于现有利用热电子编程的结构，由于随沟道缩短，对应的漏电流逐渐增加，同时沟道的穿通电压也不能满足编程时的高电压要求。Eun Suk Cho等人(E.S.Cho,et al.,ESSDERC.,p289,2004.)提出的体约束鳍型结构闪存单元可以提供良好的缩减后维持漏端高电压的要求。后续他们(Eun Suk Cho.et al.,Eun Suk Cho,et al.,VLSI Tech,pp.208-209,2005.)又利用高介电质常数(HfO2)来提高其耦合率。以及利用不同晶面和掺杂来改善由于低耦合率引起的低编程速度和大范围漏端与栅极重叠引起的漏端互扰增加问题(Eun Suk Cho.et al.,“Technology Breakthrough of Body-Tied FinFET for sub 50nm NOR Flash Memory”2006Symposium on VLSI Technology Digest of Technical Papers)如图2a至图2c所示。但是由于高介电质物理厚度较大，在提高闪存单元耦合率的同时，会增加相邻闪存单元之间的耦合，增加了闪存的串扰。而鳍型结构的浮栅极面积较大，也会增加闪存单元之间的耦合。而不同晶面虽然可以改善提高其编程速度，但是仍然不能消除其闪存单元之间的互扰。虽然体约束鳍型结构存在一定问题，但其改善的编程效率可以作为后续闪存结构继续缩减的备选结构如图3a和图3b所示。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种提高体约束鳍型结构闪存单元耦合率的器件结构，用于解决现有技术中鳍型结构的浮栅面积较大，增加闪存单元之间的耦合，从而增加了闪存单元之间的互扰的问题。

为实现上述目的及其他相关目的，本发明提供一种提高体约束鳍型结构闪存单元耦合率的器件结构，至少包括：

基底上的有源区；凸出于所述有源区表面平行分布的多个鳍结构；所述鳍结构的左右两个侧壁及顶部覆盖有浮栅，所述浮栅覆盖所述鳍结构左右两个侧壁及顶部的部位为沿所述鳍结构长度方向截取的一部分；所述浮栅覆盖所述鳍结构的左右两个侧壁的部分为分散结构；所述分散结构由自下而上多个等间隔分布的叠层组成；并且相邻两个所述鳍结构之间各自的侧壁共用一个所述分散结构。

优选地，所述鳍结构除了被所述浮栅覆盖的部分外，在其长度方向上还存在与所述浮栅相隔且被多晶硅覆盖的另一部分，该部分构成控制栅。

优选地，凸出于所述有源区表面平行分布的所述鳍结构的个数为两个。

优选地，所述浮栅与其覆盖所述鳍结构左右两个侧壁及顶部的部位之间还设有一层隧穿氧化硅。

优选地，所述分散结构中的所述多个叠层的厚度均相同。

优选地，所述分散结构中相邻两个叠层的间隔宽度与每个所述叠层的厚度相同。