[发明专利]一种PMOS半导体器件及其制备方法

说明书

本发明提供一种PMOS半导体器件及其制备方法，在半导体基底上覆盖一掩膜层并图案化，刻蚀半导体基底形成凹槽；在凹槽内沉积电介质层，填充凹槽形成栅极；覆盖一层氮化物病刻蚀半导体基底，在栅极两侧形成纵截面为正六边形的外延区，外延区的上表面与半导体基底上表面相齐平；在外延区内形成外延层；去除掩膜层以及氮化物，将栅极的一部分暴露于半导体基底上表面；在暴露的栅极的两侧形成侧墙。本发明采用嵌入式栅极结构，使栅极底部沟道与SiGe正六边形截面的尖角应力最大点处于同一平面，提高了沟道载流子的迁移率，提高了器件性能。同时本发明相比传统工艺省去了制作多晶硅伪栅极及去除伪栅极的工艺流程，简化了工艺步骤，降低了生产成本。

技术领域

本发明涉及半导体领域，特别是涉及一种PMOS半导体器件及其制备方法。

背景技术

随着集成电路的发展，场效应尺寸越来越小，半导体制造中引入了应力技术来改变沟道中的晶格结构，从而提高沟道中的载流子的迁移率；从现有的研究来看在沟道上施加拉应力能提高电子的迁移率，而施加压应力则能提高空穴的迁移率。嵌入式SiGe技术被广发应用以提高PMOS的的性能，嵌入式SiGe技术通过在PMOS在源区和漏区嵌入SiGe材料，能够向沟道区施加压应力，使得PMOS的性能得到显著的提升。一般应力越大，沟道载流子的迁移率提升越高。然而传统的工艺中，PMOS沟道并未处于SiGe的应力最大区域。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种PMOS半导体器件及其制备方法，用于解决现有技术中PMOS沟道未处于SiGe的应力最大区域的问题。

为实现上述目的及其他相关目的，本发明提供一种PMOS半导体器件，至少包括：半导体基底；嵌入所述半导体基底的两个相互间隔的外延层；所述外延层的纵截面形状为正六边形，所述外延层的上表面与所述半导体基底上表面相齐平；

位于所述半导体基底上、所述两个外延层之间的栅极，所述栅极有一部分位于所述半导体基底内，另一部分凸出于该半导体基底上表面；

所述栅极侧壁和底部设有电介质层，其中位于所述半导体基底内的所述栅极侧壁和底部的所述电介质层直接与所述半导体基底接触；

凸出于所述半导体基底上表面的所述栅极部分，其侧壁的所述电介质层上设有侧墙。

优选地，所述半导体基底为单晶硅。

优选地，所述外延层位于所述半导体基底内的上下表面之间的顶角与所述栅极底部的电介质层的下表面处于同一高度。

优选地，所述外延层为SiGe材料。

优选地，所述栅极包括TIN、TaN或AL中的至少一种。

优选地，所述电介质层为HfO2。

本发明还提供一种PMOS半导体器件的制备方法，该方法包括以下步骤：

步骤一、提供一半导体基底，在所述半导体基底上覆盖一掩膜层；

步骤二、图案化所述掩膜层，并按照图案化后的所述掩膜层刻蚀所述半导体基底形成凹槽；

步骤三、在所述凹槽内沉积一层覆盖所述凹槽侧壁和底部的电介质层，之后用金属填充所述凹槽形成栅极，并将所述半导体表面平坦化；

步骤四、在所述半导体表面覆盖一层氮化物作为硬掩模，刻蚀所述半导体基底，在所述栅极两侧的所述半导体基底上形成纵截面为正六边形的外延区，所述外延区的上表面与所述半导体基底上表面相齐平；

步骤五、在所述外延区内外延生长SiGe形成外延层；

步骤六、去除所述半导体基底上的掩膜层以及氮化物，将所述栅极的一部分暴露于所述半导体基底上表面；

步骤七、在暴露出的所述栅极的两侧形成侧墙。