[发明专利]3D存储器件及其制造方法在审

专利信息
申请号: 202010220516.2 申请日: 2020-03-25
公开(公告)号: CN111508964A 公开(公告)日: 2020-08-07
发明(设计)人: 吴林春;张坤;黄波;张中;孙中旺;周文犀 申请(专利权)人: 长江存储科技有限责任公司
主分类号: H01L27/11565 分类号: H01L27/11565;H01L27/1157;H01L27/11573;H01L27/11582
代理公司: 北京成创同维知识产权代理有限公司 11449 代理人: 蔡纯;杨思雨
地址: 430074 湖北省武汉市洪山区东*** 国省代码: 湖北;42
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摘要:
搜索关键词: 存储 器件 及其 制造 方法
【说明书】:

本申请公开了一种3D存储器件及其制造方法。该制造方法包括:在具有多个凹槽的衬底上形成停止层和牺牲层,每个凹槽被牺牲层填充,衬底与牺牲层被停止层隔开;在牺牲层上形成叠层结构;形成穿过叠层结构的沟道柱,沟道柱向衬底方向延伸,沟道柱的侧壁与牺牲层接触,沟道柱包括沟道层;形成多个栅线隙,每个栅线隙向衬底方向延伸至牺牲层内;经多个栅线隙依次去除牺牲层和停止层,以便于在叠层结构与衬底之间形成第一间隙,沟道柱的部分侧壁被第一间隙露出;经第一间隙去除沟道柱的部分侧壁,以使部分沟道层被露出;以及在第一间隙中形成外延层,沟道层经外延层与衬底电连接,每个栅线隙分别与相应的凹槽的位置对应。

技术领域

发明涉及存储器技术,更具体地,涉及3D存储器件及其制造方法。

背景技术

半导体技术的发展方向是特征尺寸的减小和集成度的提高。对于存储器件而言,存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小,存储器件的存储密度越来越高。

为了进一步提高存储密度,已经开发出三维结构的存储器件(即,3D存储器件)。该3D存储器件包括沿着垂直方向堆叠的多个存储单元,在单位面积的晶片上可以成倍地提高集成度,并且可以降低成本。

在3D存储器件中,一般采用栅叠层结构以及沟道柱提供选择晶体管和存储晶体管,采用导电通道形成外围电路与存储串的互联。其中,沟道柱形成在沟道孔内,每个沟道孔的底部形成外延结构,用于电连接沟道柱的沟道层和半导体衬底。然而,为了使沟道层与外延层接触,须要通过蚀刻工艺去除外延结构上形成的硅-氧-氮-氧(S-O-N-O)结构的一部分,从而暴露外延结构,蚀刻工艺可能会导致S-O-N-O结构损伤,随着3D存储器件的存储容量越来越大,栅叠层结构的层数会逐步增多,进一步增加了蚀刻的难度。

因此,希望进一步改进3D存储器件的制造工艺,从而提高3D存储器件的良率。

发明内容

本发明的目的是提供一种改进的3D存储器件及其制造方法,不必在沟道孔中形成外延结构,也不蚀刻沟道孔底部的S-O-N-O结构就可以形成使沟道层与衬底电连接的外延层。

根据本发明的一方面,提供了一种3D存储器件的制造方法,包括:在衬底上形成停止层和牺牲层,所述衬底具有多个凹槽且每个所述凹槽被所述牺牲层填充,所述衬底与所述牺牲层被所述停止层隔开;在所述牺牲层上形成叠层结构,包括交替堆叠的层间牺牲层与层间介质层;形成穿过所述叠层结构的沟道柱,所述沟道柱向所述衬底方向延伸,所述沟道柱的侧壁与所述牺牲层接触,所述沟道柱包括沟道层;形成多个栅线隙,每个所述栅线隙向所述衬底方向延伸至所述牺牲层内;经所述多个栅线隙依次去除所述牺牲层和所述停止层,以便于在所述叠层结构与所述衬底之间形成第一间隙,所述沟道柱的部分侧壁被所述第一间隙露出;经所述第一间隙去除所述沟道柱的部分侧壁,以使部分所述沟道层被露出;以及在所述第一间隙中形成外延层,所述沟道层经所述外延层与所述衬底电连接,其中,每个所述栅线隙分别与相应的所述凹槽的位置对应。

优选地,所述衬底表面包括存储区域、台阶区域以及外围区域,每个所述凹槽穿过所述存储区域与所述台阶区域延伸至所述外围区域,所述制造方法还包括:去除部分所述叠层结构形成位于所述台阶区域上方的多个台阶,并使所述外围区域上方的牺牲层被露出;去除所述外围区域上方的所述牺牲层与所述停止层,在所述凹槽中的所述牺牲层与所述停止层被保留;以及在所述台阶区域与所述外围区域上方形成第一绝缘层,所述第一绝缘层覆盖所述多个台阶与所述衬底,其中,所述栅线隙向所述衬底方向分别穿过所述叠层结构与所述第一绝缘层。

优选地,所述凹槽的横向尺寸不小于所述栅线隙的横向尺寸。

优选地,在形成所述外延层的步骤中,所述外延层从所述衬底表面向所述叠层结构方向生长,在与所述叠层结构间隔预设距离时停止生长,保留部分所述第一间隙,所述制造方法还包括:在所述外延层表面形成第二绝缘层。

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