[发明专利]动态片内终结

说明书

一种装置，包括：端子；第一器件，其经由第一节点耦合至所述端子，所述第一器件经由所述第一节点驱动所述端子上的信号；以及第二器件，其经由第二节点耦合至所述端子，其中，所述第二器件包括耦合至所述第二节点的动态片内终结(ODT)电路。所述动态ODT电路包括：总线保持电路，其用于在所述第二节点处从所述第一器件接收所述信号，并基于所述信号来选择终结电压；响应延迟电路，其耦合至所述总线保持电路，所述响应延迟电路延迟将所述终结电压施加到所述第二节点；以及时间消隐延迟电路，其耦合至所述总线保持电路和所述响应延迟电路，用于防止所述终结电压在门限时间段逝去之前变化。

技术领域

概括而言，本公开涉及计算机技术，而更具体而言，涉及多芯片封装中的片内信号终结(on-die signal termination)。

背景技术

多芯片封装包括集成到单个芯片中的多个集成电路。片内信号终结包括使用位于芯片或管芯上的终结阻抗(termination impedance)。信号终结可以包括使终结阻抗与电路的特性阻抗相匹配以减少信号反射。

附图说明

图1是示出根据一个实施例的在非活动器件中利用动态片内终结(on-dietermination，ODT)的多芯片封装的框图。

图2是示出根据一个实施例的具有动态片内终结的片上系统的框图。

图3是示出根据一个实施例的在非活动器件中使用动态片内终结以减少信号反射的示例方法的流程图。

图4是示出根据一个实施例的在多芯片封装的非活动器件中执行动态ODT的示例方法的流程图。

图5A描绘了根据一个实施例的具有活动处理设备(CPU0)和非活动处理设备(CPU1)的示例单端并行总线接口。

图5B描绘了根据一个实施例的在一段时间内电路中三个点处的信号或电压电平，其示出了电路对由活动器件驱动的信号的响应。

图6A是描绘根据一个实施例的用于在非活动器件处没有终结的单端并行总线接口的调试探针中的示例直流裕度(direct current margin)的眼图。

图6B是描绘根据一个实施例的用于在非活动器件处具有静态ODT的单端并行总线接口的调试探针中的示例直流裕度的眼图。

图6C是描绘根据一个实施例的用于在非活动器件处具有动态ODT的单端并行总线接口的调试探针中的示例直流裕度的眼图。

图7A是示出根据一个实施例的有序管线和寄存器重命名阶段、无序发布/执行管线的框图。

图7B是示出根据本公开的实施例的可以实现对动态ODT的硬件支持的处理器或集成电路的微架构的框图。

图8示出了根据本公开的实施例的用于实现对动态ODT的硬件支持的处理器或集成电路的微架构的框图。

图9是根据一个实施例的计算机系统的框图。

图10是根据另一实施例的计算机系统的框图。

图11是根据一个实施例的片上系统的框图。

图12示出了计算系统的框图的另一实施例。

图13示出了计算系统的框图的另一实施例。

具体实施方式