[发明专利]具有使用背面衬底减薄形成的半导体插塞的三维存储设备

说明书

公开了3D存储设备及其形成方法的实施例。在示例中，一种3D存储设备包括：存储器叠层，所述存储器叠层包括交错的导电层和电介质层；沟道结构，垂直延伸穿过存储器叠层；以及存储器叠层上方的半导体层。沟道结构包括在沟道结构下部中的沟道插塞，沿沟道结构的侧壁的存储膜，以及在存储膜上方并与沟道插塞接触的半导体沟道。半导体层包括在半导体沟道上方并与半导体沟道接触的半导体插塞。

本申请是申请日为2018年10月23日、申请号为201880002281.0、名称为“具有使用背面衬底减薄形成的半导体插塞的三维存储设备”的申请的分案申请。

技术领域

本公开内容的实施例涉及三维(3D)存储设备及其制造方法。

背景技术

通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储单元缩放到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高。结果，平面存储单元的存储密度接近上限。

3D存储器架构可以解决平面存储单元中的密度限制。3D存储器架构包括存储器阵列和用于控制进出存储器阵列的信号的外围器件。

发明内容

本文公开了3D存储设备及其形成方法的实施例。

在一个示例中，一种3D存储设备包括：存储器叠层，所述存储器叠层包括交错的导电层和电介质层；沟道结构，垂直延伸穿过存储器叠层；以及存储器叠层上方的半导体层。沟道结构包括在沟道结构下部中的沟道插塞，沿沟道结构的侧壁的存储膜，以及在存储膜上方并与沟道插塞接触的半导体沟道。半导体层包括在半导体沟道上方并与半导体沟道接触的半导体插塞。

在另一示例中，一种3D存储设备包括：第一存储器堆栈(deck)，包括第一多个交错的导电层和电介质层；第一存储器堆栈上的蚀刻停止层；第二存储器堆栈，包括蚀刻停止层上的第二多个交错的导电层和电介质层；沟道结构，垂直延伸穿过第一和第二存储器堆栈和蚀刻停止层；以及半导体插塞，在第二存储器堆栈的顶表面上方并与沟道结构接触。

在又一个示例中，公开了一种用于形成3D存储设备的方法。在第一衬底的正面上形成包括交错的牺牲层和电介质层的电介质叠层。穿过电介质叠层形成沟道孔。沿着沟道孔的侧壁并在底表面上形成存储膜和半导体沟道。通过用导电层替换电介质叠层中的牺牲层来形成包括交错的导电层和电介质层的存储器叠层。第一衬底附接到第二衬底。第一衬底的正面朝向第二衬底。从第一衬底的背面减薄第一衬底，以去除存储膜和半导体沟道在沟道孔的底表面上的部分。在减薄的第一衬底中形成半导体插塞以接触半导体沟道。

附图说明

并入本文并形成说明书的一部分的附图示出了本公开内容的实施例，并且与说明书一起进一步用于解释本公开内容的原理并且使得相关领域技术人员能够实施和使用本公开内容。

图1示出了示例性3D存储设备的截面。

图2A示出了根据本公开内容的一些实施例的示例性3D存储设备的截面。

图2B示出了根据本公开内容的一些实施例的另一示例性3D存储设备的截面。

图3A-3M示出了根据本公开内容的一些实施例的用于形成具有使用背面衬底减薄的半导体插塞的3D存储设备的示例性制造过程。

图4A-4B示出了根据本公开内容的一些实施例的用于形成具有使用背面衬底减薄的半导体插塞的3D存储设备的示例性方法的流程图。

将参考附图对本公开内容的实施例进行描述。

具体实施方式

尽管讨论了具体的配置和布置，但应该理解，这仅仅是为了说明的目的而进行的。相关领域的技术人员将认识到，在不脱离本公开内容的精神和范围的情况下，可以使用其他配置和布置。对于相关领域的技术人员显而易见的是，本公开内容还可以用于各种其他应用中。