[发明专利]集成电路设计与制造的多实例时间预算

说明书

一种对集成电路(IC)设计与制造的多实例时间预算的方法，包括获取图形数据结构和时钟循环要求，其中，图形数据结构包括多个块中的至少两个相同的块，至少两个相同的块对应于相同的设计模块。该方法获取每个设计模块的端口的内部延迟的值和外部延迟的值，并将相同的块的包括至少两个相同的块的内部延迟的值和外部延迟的值的参数设置为相等。该方法对所有块的端口的参数进行优化，并确定每个端口的优化的参数是否满足集成电路的预定要求。该方法基于优化的结果输出集成电路设计的最终设计以用于基于该最终设计制造集成电路。

背景技术

示例性实施例大体上涉及在集成电路(IC)的设计和制造中针对半导体集成电路(IC)的组件的多实例时间预算。

IC包括大量的电子组件，通过在基板上形成不同材料和不同几何形状的多层而制造这些电子组件。IC设计继续不断发展，从而增加了IC设计和制造所需的复杂性和时间。此外，制造技术继续不断减小组件的尺寸，以允许将大量的功能集成在单个IC中。IC设计者能够在IC上创建越来越复杂和强大的组件系统，并且IC设计者需要高级设计语言来构造、验证和测试IC。

电子设计自动化(EDA)系统是用于帮助设计者设计IC的软件。对于复杂的IC，IC的物理布局和设计被分为具有多个层次结构的多个功能块，并且每个块可以对应于相同的设计模块或不同的设计模块。设计模块是完整IC设计的功能分区，该功能分区根据安装在块中的电子组件来描述块的功能。例如，EDA系统可以接收定义IC上的节点和组件的互连的IC装置的说明和参数，并且包括电路组件的多种类型的物理信息。时间预算可获得输入和输出延迟约束和用于块或分区的时序收敛的路径异常，从而同时实现所有块的时序收敛。

集成电路设计者可以使用EDA系统根据IC的逻辑电路设计创建物理集成电路设计布局。EDA系统使用不同材料的几何形状来设计基板上各种电气组件的布局。在创建初始集成电路布局时，设计者然后使用EDA系统分析和优化IC布局。EDA系统的一项功能是确定IC设计是否满足设计中沿信号路径的时序要求。设计未能充分满足时序要求可能会导致IC在使用过程中发生故障和/或无法按预期目的正常运行。因此，出于设计目的，对于设计者而言，能够准确地确认IC设计将能够满足其时序要求是很重要的。

为IC上的块的每个端口处的每个数据路径定义了时间预算。时间预算从整个IC设计的时序约束中得到块的时序约束。时间预算是大型IC设计的必要步骤，且使用算法将时序周期要求分配到IC的每个块的每个输入端口和输出端口。

具有用于执行时间预算的现有方法。用于执行时间预算的现有方法的第一个示例是将整个芯片设计转换为有向无环图(directed acyclic graph，DAG)，并使用算法来确定IC设计中的每个块的输入和输出端口的时序规范。各个块的时序规范彼此不同，因此要求每个块的每个时序规范的实现彼此不同。

用于执行时间预算的现有方法的第二个示例是以自下而上的方法规定时间预算。设计者根据其专业知识或特定设计模块的已知时序规范来分配时序规范，而不是使用完整IC设计的时序规范。当块的物理布局无法满足完整IC中的块时序约束时，设计者可以通过手动重新分配块时序约束来解决这些问题。

然而，随着设计集成电路的复杂性继续增加，需要提高集成电路的设计和制造的时间预算的效率和准确性。

发明内容

示例性的实施例提供了一种划分为多个块的多实例IC的时间预算方法，其中，至少两个块包含组件的相同的设计模块。示例性的实施例将相等量的时间预算分配给具有相同的设计模块的块，同时仍实现完整IC的时序规范。因此，对于IC的具有相同的设计模块的多个块，将同时执行具有相同的设计模块的多个块的时间预算，从而减少了工程师的工作量和对计算资源机器(计算机)的要求，提高了设计过程的速度和效率，并生成了IC芯片的最终设计，在该IC芯片的最终设计中，具有相同的设计模块的块具有相同的最终时间预算设计。块的相同时间预算也使得在制造时的块的组件具有相同的物理设计。因此，示例性的实施例的设计过程还改变了在制造IC时块的物理实现方式。