[发明专利]用于熔丝锁存器冗余的设备和方法

说明书

本申请涉及用于熔丝锁存器冗余的设备和方法。本公开的实施例涉及用于存储地址的使能状态的设备和方法。所述地址可以从熔丝阵列广播到熔丝锁存器，并且可以与使能信息相关联。所述熔丝锁存器可以包含多个使能锁存电路，所述多个使能锁存电路中的每个使能锁存电路共同接收所述使能信息，并且所述多个使能锁存电路中的每个使能锁存电路可以以使能位形式存储所述使能信息。所述使能锁存电路中的每个使能锁存电路可以基于所存储的使能位的状态提供相应的使能信号。使能逻辑电路可以提供总体使能信号，所述总体使能信号的状态由来自所述多个使能锁存电路的所有所述使能信号的状态确定。

技术领域

本公开总体上涉及半导体装置，并且更具体地说，涉及半导体存储器装置。具体地说，本公开涉及一种如动态随机存取存储器(DRAM)等存储器。

背景技术

信息可以存储在存储器单元中，所述存储器单元可以组织成行(字线)和列(位线)。在存储器装置的制造和使用中的各个点处，一或多个存储器单元可能发生故障(例如，变得不能存储信息、不能被存储器装置访问等)并且可能需要修复。

存储器装置可以定向成修复故障的存储器单元。存储器装置可以含有可以在修复操作中使用的存储器的另外的行(其也可以称为冗余行)和存储器的另外的列(冗余列)。在修复操作期间，可以重新定向与缺陷存储器单元相关联的地址，使得地址现在改为与冗余行和/或冗余列相关联。可能期望提高修复操作的可靠性。

发明内容

在本公开的一个实施例中，提供了一种设备。所述设备包括：第一使能锁存电路，所述第一使能锁存电路被配置成接收熔丝总线数据并且基于所述熔丝总线数据提供第一使能信号；第二使能锁存电路，所述第二使能锁存电路被配置成接收所述熔丝总线数据并且基于所述熔丝总线数据提供第二使能信号；以及使能逻辑，所述使能逻辑被配置成基于所述第一使能信号和所述第二使能信号提供第三使能信号，其中响应于所述第三使能信号而访问与所述第一使能锁存电路和所述第二使能锁存电路相关联的存储器单元行或列。

在本公开的一个实施例中，提供了一种设备。所述设备包括：存储器阵列，所述存储器阵列包括成行和成列布置的多个存储器单元；以及多个熔丝锁存电路，所述多个熔丝锁存电路各自与所述存储器阵列的行或列相关联，其中所述多个熔丝锁存电路中的每个熔丝锁存电路包括：多个使能锁存电路，所述使能锁存电路中的每个使能锁存电路被配置成存储与接收到的地址相关联的使能信息并且基于所存储的使能信息提供多个冗余使能信号中的相应一个冗余使能信号；使能逻辑电路，所述使能逻辑电路被配置成基于来自所述多个使能锁存电路的所述多个冗余使能信号提供总体使能信号；以及地址逻辑电路，所述地址逻辑电路被配置成基于所述地址、所述总体使能信号和外部地址访问所述行或所述列。

根据本公开的一个实施例，提供了一种方法。所述方法包括：将存储器地址分配给一组冗余存储器单元；将所述存储器地址广播到与所述一组冗余存储器单元相关联的熔丝锁存电路，所述熔丝锁存电路包括多个使能锁存电路；基于由所述使能锁存电路中的每个使能锁存电路提供的多个使能信号确定所述冗余存储器单元的总体使能状态；以及基于访问地址、所述存储器地址和所述总体使能状态访问所述一组冗余存储器单元。

附图说明

图1是根据本公开的实施例的半导体装置的框图。

图2是表示根据本公开的实施例的存储器装置的框图。

图3是示出根据本公开的实施例的熔丝锁存电路的框图。

图4是描绘根据本公开的实施例的熔丝锁存电路的示意图。

图5是描绘根据本公开的实施例的管理熔丝锁存器的方法的流程图。

具体实施方式