[发明专利]锁相环锁定检测电路

说明书

本发明提供了一种锁相环锁定检测电路，包括环路锁定检测电路、参考时钟检测电路和与门，所述环路锁定检测电路的输出端与所述与门的第一输入端连接，所述参考时钟检测电路的输出端与所述与门的第二输入端连接。所述锁相环锁定检测电路中，包括环路锁定检测电路、参考时钟检测电路和与门，在所述环路锁定检测电路的基础上增加了所述参考时钟检测电路，从而避免了参考时钟丢失时锁定检测电路出现错报或迟报的情况。

技术领域

本发明涉及锁相环锁定检测技术领域，尤其涉及一种锁相环锁定检测电路。

背景技术

锁相环(phase lock loop，PLL)广泛应用于集成电路系统中，以提供精确稳定的时钟。现有技术中PLL的典型结构如图1所示，包括鉴频鉴相器(phase frequencydetector，PFD)、电荷泵(charge pump，CP)、环路滤波器(loop filter，LPF)、压控振荡器(voltage control oscillator，VCO)、分频器(Divider)和锁定检测器(lock detector，LD)，鉴频鉴相器检测参考时钟ref_clk和反馈时钟fbk_clk的频率差和相位差，通过控制电荷泵对环路滤波器的充放电得到控制电压vctrl，并送入压控振荡器内，压控振荡器在控制电压vctrl升高时加快输出时钟的频率，在控制电压vctrl降低时减慢输出时钟的频率。压控振荡器的输出经过分频器后产生反馈时钟fbk_clk，整个系统形成一个反馈系统，输出时钟vco_out的频率和相位被锁定到固定的频率和相位，锁相环进入锁定状态。

锁相环的输时钟是否稳定对系统级芯片中的下一级电路的工作状况有直接影响，所以在锁相环中通常会增加锁定检测器来检测锁相环的锁定状态。当锁相环锁定时，锁定检测器将输出信号pll_locked为高电平传至下一级电路，以启动下一级电路的工作。

如图2a为一种锁定检测器，包括两个计数器(counter)、比较器(comparator)、分频器(divider)和D触发器，两个计数器分别对参考时钟ref_clk和反馈时钟fbk_clk计数，比较器对两个计数器的结果进行比较，如果计数器的计数值相同，则锁定检测器输出有效的锁定检测信号。

如图2b为另一种锁定检测器，包括锁相检波器(phase lock detector)、分频器(divider)和D触发器，比较参考时钟ref_clk和反馈时钟fbk_clk的相位，如果参考时钟和反馈时钟在相位差的预设范围内，则输出有效的锁定检测信号。

为了保证锁定检测器的检测结果稳定有效，通过D触发器来定期刷新锁定检测的结果，D触发器的时钟输出通常为参考时钟或者反馈时钟经N分频后得到，N为大于或等于128。当参考时钟丢失时，如果D触发器的时钟输入为分频后的参考时钟，这时D触发器的结果无法刷新，保持为之前的有效锁定信号，从而发生报错；如果D触发器的时钟输入为分频后的反馈时钟，由于锁相环负反馈作用，反馈时钟的频率会迅速降低，D触发器的输出需要等待很长时间才能刷新，从而出现迟报。

因此，有必要提供一种新型的锁相环锁定检测电路以解决现有技术中存在的上述问题。

发明内容

本发明的目的在于提供一种锁相环锁定检测电路，避免参考时钟丢失时，锁定检测电路出现错报或迟报的情况。

为实现上述目的，本发明的所述锁相环锁定检测电路，包括环路锁定检测电路、参考时钟检测电路和与门，所述环路锁定检测电路的输出端与所述与门的第一输入端连接，所述参考时钟检测电路的输出端与所述与门的第二输入端连接。

本发明的有益效果在于：包括环路锁定检测电路、参考时钟检测电路和与门，在所述环路锁定检测电路的基础上增加了所述参考时钟检测电路，从而避免了参考时钟丢失时锁定检测电路出现错报或迟报的情况。