[发明专利]时钟分数分频器模块、图像和/或视频处理模块及设备在审
申请号: | 202010262793.X | 申请日: | 2020-04-03 |
公开(公告)号: | CN111800130A | 公开(公告)日: | 2020-10-20 |
发明(设计)人: | C·艾谢纳;D·皮埃尔恩蒂利;D·库佩;G·蒙塔尔巴诺 | 申请(专利权)人: | 罗伯特·博世有限公司 |
主分类号: | H03L7/18 | 分类号: | H03L7/18;H03K21/18;H03K21/02;H03K21/10;G06T1/20 |
代理公司: | 永新专利商标代理有限公司 72002 | 代理人: | 周家新 |
地址: | 德国斯*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 时钟 分数 分频器 模块 图像 视频 处理 设备 | ||
1.一种时钟分数分频器模块(100),其中,
-所述时钟分数分频器模块(100)中集成有双核心锁步单元(10;20;30),
-其中,所述双核心锁步单元(10;20;30)被配置为能够实现附有误差检测、识别和/或校正处理的时钟分数分频处理。
2.根据权利要求1所述的时钟分数分频器模块(100),其中,
-所述时钟分数分频器模块(100)中集成有作为第一组件的主时钟分数分频器模块核心单元(10),
-其中,所述主时钟分数分频器模块核心单元(10)特别地被配置为能够实现相应的时钟分数分频处理。
3.根据权利要求2所述的时钟分数分频器模块(100),其中,所述主时钟分数分频器模块核心单元(10)被配置为能够产生相应的时钟启用信号,以选通和/或启用输入参考时钟和/或相应地产生输出时钟。
4.根据前述权利要求中的任一项所述的时钟分数分频器模块(100),其中,
-所述时钟分数分频器模块(100)中集成有作为第二组件的检查器时钟分数分频器模块核心单元(20),
-其中,所述检查器时钟分数分频器模块核心单元(20)特别地被配置为能够实现相应的误差检测、识别和/或校正。
5.根据权利要求4所述的时钟分数分频器模块(100),其中,所述检查器时钟分数分频器模块核心单元(20)被配置为能够产生相应的时钟启用信号,特别是,用于与相应的主核心时钟启用信号进行比较。
6.根据前述权利要求中的任一项所述的时钟分数分频器模块(100),
-所述时钟分数分频器模块(100)中包括或集成有作为第三组件的锁步比较单元(30),
-其中,相应的检查器时钟分数分频器模块核心单元(20)特别地被配置为能够实现相应的误差识别、检测和/或与所述锁步比较单元(30)协作检测。
7.根据权利要求4所述的时钟分数分频器模块(100),其中,所述锁步比较单元(30)被配置为能够实现以下项中的至少一项:
-比较所述主时钟分数分频器模块核心单元(10)和检查器时钟分数分频器模块核心单元(20)的或者分配给所述主时钟分数分频器模块核心单元(10)和检查器时钟分数分频器模块核心单元(20)的核心时钟启用信号,特别是,如果这些启用信号不同,则产生误差信号,以及
-比较所述主时钟分数分频器模块核心单元(10)和检查器时钟分数分频器模块核心单元(20)的或者分配给所述主时钟分数分频器模块核心单元(10)和检查器时钟分数分频器模块核心单元(20)的作为主启用信号和检查器启用信号的启用信号,特别是,如果这些启用信号不同,则产生误差信号,
-特别是,其均借助于XOR逻辑运算。
8.根据前述权利要求中的任一项所述的时钟分数分频器模块(100),其全部或部分地、特别是其组件或其组件的部分中的一个或多个被实现为软件组件和硬件组件中的至少一个或者通过软件组件和硬件组件中的至少一个实现、特别是基于一个或多个半导体模块和/或ASIC实现。
9.一种图像和/或视频处理模块(1),所述图像和/或视频处理模块(1)包括:在功能上和/或在物理上连接到所述图像和/或视频处理模块(1)的根据前述权利要求中的任一项所述的时钟分数分频器模块(100)。
10.一种包括根据权利要求9所述的图像和/或视频处理模块(1)的设备,其中,所述设备特别地被形成为车辆。
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