[发明专利]一种FPGA内部DSP单元测试设备及使用方法

权利要求书

1.一种FPGA内部DSP单元测试设备，其特征在于：包括NI PXI工控机、激励FPGA、可编程码型发生器模块、电源模块、示波器模块、测试PCB、用于缓存测试用例的DDR3颗粒、待测FPGA夹具、激励FPGA、用于配置激励FPGA的激励FPGA配置芯片，所述DDR3颗粒、待测FPGA夹具、激励FPGA，所述激励FPGA配置芯片设置在测试PCB上，所述激励FPGA配置芯片的输入端与NI PXI工控机的输出端连接，所述激励FPGA配置芯片的输出端与激励FPGA连接，所述NIPXI工控机的输出端通过测试PCB与激励FPGA的输入端连接，所述可编程码型发生器模块的输入端与NI PXI工控机的输出端连接，所述可编程码型发生器模块的输出端分别于测试PCB的输入端、示波器模块的输入端连接，所述电源模块的输入端与NI PXI工控机的输出端连接，所述电源模块的输出端与测试PCB的输入端连接，所述示波器模块的输入端与激励FPGA的输出端连接，所述示波器模块的输出端与NI PXI工控机的输入端连接；

所述激励FPGA包括DSP测试FPGA状态机模块、地址编码模块、测试用例下载缓存区控制模块、主并配置控制器模块、测试向量发生模块、测试用例测试结果模块，所述DSP测试FPGA状态机模块用于解析CPU控制命令，根据当前FPGA状态，FPGA进入相应工作状态，包括：复位，频率逼近，读下载历程，配置下载历程，回读测试结果，空闲状态；

所述地址译码模块用于根据PXI地址总线进行译码，产生不同的地址片选信号；

所述用于测试用例下载缓存区控制模块用于控制DDR3 颗粒，实现对待测试FPGA用例的缓存；

所述主并配置控制器模块用于产生待测试FPGA的并行配置时序电路，将配置缓存区中的测试用例并行下载到待测FPGA中，并判断配置状态成功与否；

所述测试向量发生模块用于产生DSP测试用例所需输入测试向量，并提供给待测试FPGA的 DSP模块作为输入；

所述测试用例测试结果模块用于回读待测试FPGA的测试结果，在激励FPGA中进行缓存，并上传到NI PXI工控机中。

2.根据权利要求1所述的一种FPGA内部DSP单元测试设备，其特征在于：所述测试PCB为6U PXI卡。

3.根据权利要求1所述的一种FPGA内部DSP单元测试设备，其特征在于：所述码型发生器模块为3U PXI可编程码型发生器模块。

4.根据权利要求1所述的一种FPGA内部DSP单元测试设备，其特征在于：所述电源模块为3U PXI电源模块。

5.根据权利要求1所述的一种FPGA内部DSP单元测试设备，其特征在于：所述示波器模块为3U PXI示波器模块。

6.根据权利要求2所述的一种FPGA内部DSP单元测试设备，其特征在于：所述NI PXI工控机通过6U PXI转接卡与测试PCB连接。

7.根据权利要求1所述的一种FPGA内部DSP单元测试设备，其特征在于：所述测试PCB为多块，最多支持4块PCB，所述NI PXI工控机的输出端分别与多块测试PCB连接。

8.根据权利要求1-7任一权利要求所述的FPGA内部DSP单元测试设备，其特征在于：所述待测FPGA夹具为多个，最多可以安装4个测试夹具，多个待测FPGA夹具分别设置在测试PCB上。

9.如权利要求1所述的FPGA内部DSP单元测试设备的使用方法，其特征在于：包括以下步骤：

S1：初始化设备，将被测FPGA放置于待测FPGA夹具中，控制NI PXI工控机初始化，初始化电源模块，对激励FPGA进行供电，通过激励FPGA配置芯片完成激励FPGA的配置过程，使激励FPGA与PXI工控机进行交互工作，初始化示波器模块，设定示波器模块为直流耦合，输入阻抗为1M，自动测试方式，初始化PXI码型发生器模块提供DSP测试6U PXI卡所需要的参考时钟，默认时钟设置为50Mhz，输出为LVDS18电平；

S2：设定需要测试的项目，根据不同测试项目选择对应测试用例，将FPGA2所需的测试用例下载到DDR3颗粒；

S3：根据所选项目，设置电源模块输出待测试FPGA所需要的1.2V，1.0V，1.8V，3.3V，2.5V电源，设置示波器模块的触发电平、采样频率，设置可编程码型发生器模块输出时钟频率，输出电平为LVDS18电平；

S4：对被测FPGA进行测试；

S4.1：对被测FPGA进行所选项目的功能性测试，激励FPGA以并行主从方式配置DDR3颗粒中测试用例到待测试FPGA中，启动激励FPGA中的测试向量发生模块，将测试向量注入到待测FPGA；激励FPGA的测试用例测试结果模块首先回读待测试FPGA的测试结果，在激励FPGA中进行缓存，然后上传到NI PXI工控机的测试软件中，测试软件判断测试用例在设定工作频率下的测试结果，如果计算所得结果正确，则认为该测试用例通过功能性测试，并通过工控机软件读取接入示波器的计算启动和结算停止信号得到测试用例的计算时间参数；

S4.2对被测FPGA进行所选项目的性能测试，当进行最大工作频率测试时，激励FPGA以并行主从方式配置DDR3颗粒中测试用例到待测FPGA中，然后通过NI PXI工控机发送控制命令，控制码型发生器模块根据测试需求产生不同时钟，时钟按照以折半方式进行发生，初始工作时钟设置为100Mhz，在该时钟频率下，激励FPGA的测试向量发生模块产生测试向量注入待测试FPGA芯片测试用例的输入端，然后激励FPGA测试用例测试结果模块首先回读待测试FPGA测试用例的计算结果，在激励FPGA中进行缓存，然后上传到NI PXI工控机测试软件中，工控机的软件判断测试用例在设定工作频率下的测试结果，如果计算结果正确，则认为该DSP测试用例通过该频率测试，继续向上折半查找，如果不通过，则向下折半查找，直到工作频率折半区间分辨率位于预设的分辨率范围内；

S5：保存测试记录，跳转到第2步，继续下一个项目直至测试全部完成。