[发明专利]基于PCIe总线的通信方法及系统

权利要求书

1.一种基于PCIe总线的通信方法，其特征在于，应用在包含主控CPU、从设备FPGA、状态监控高可靠反熔丝FPGA、可控的主控CPU供电DC_DC模块，以及从设备FPGA启动程序存储芯片的通信系统中，所述方法包括：

步骤1：启动所述状态监控高可靠反熔丝FPGA、所述主控CPU，并建立所述从设备FPGA与所述主控CPU之间的PCIe连接；

步骤1.1：状态监控高可靠反熔丝FPGA启动；

步骤1.2：若从设备FPGA上电上完成，则将从设备FPGA启动程序存储芯片中的程序载入从设备FPGA；

步骤1.3：当状态监控高可靠反熔丝FPGA监控到所述从设备FPGA初始化成功时，向主控CPU供电DC_DC模块发送供电使能控制信号，用以控制主控CPU供电DC_DC模块为所述主控CPU供电，主控CPU开始自启动；

步骤1.4：主控CPU自启动完成后，向所述从设备FPGA发起PCIe link请求，用以建立与所述从设备FPGA的PCIe配对；

步骤1.5：从设备FPGA将PCIe link状态通过状态监控信号反馈给所述状态监控高可靠反熔丝FPGA，用以提示所述主控CPU启动成功、从设备FPGA启动成功及PCIe连接建立成功；

步骤1.6：从从设备FPGA启动程序存储芯片程序载入从设备FPGA开始计数，若超过设定超时时长，并且状态监控高可靠反熔丝FPGA的启动失败寄存器计数小于3，则返回执行步骤1.2，并将状态监控高可靠反熔丝FPGA的启动失败寄存器计数加1；

步骤1.7：若状态监控高可靠反熔丝FPGA的启动失败寄存器计数为3，则停止启动流程，发送启动失败提示信息；

步骤2：通过所述状态监控高可靠反熔丝FPGA对所述主控CPU和所述从设备FPGA之间的通信状态进行监控。

2.根据权利要求1所述的基于PCIe总线的通信方法，其特征在于，所述方法还包括：

步骤3：通过所述状态监控高可靠反熔丝FPGA响应外部复位信号，执行对所述主控CPU的复位重启。

3.根据权利要求1所述的基于PCIe总线的通信方法，其特征在于，所述步骤2包括：

步骤2.1：主控CPU定时向从设备FPGA指定的系统状态寄存器写入累加数；

步骤2.2：状态监控高可靠反熔丝FPGA定期通过状态监控从从设备FPGA获取所述累加数；

步骤2.3：若主控CPU或从设备FPGA故障，则停止对累加数进行累加，并通过状态监控高可靠反熔丝FPGA将PCIe link置为无效，返回执行步骤1.6。

4.根据权利要求3所述的基于PCIe总线的通信方法，其特征在于，所述步骤2.1包括：

步骤2.1.1：向从设备FPGA发起PCIe link请求；

步骤2.1.2：定时对从设备FPGA读取状态遥测；

步骤2.1.3：判断从设备FPGA状态遥测状态，若正常，则定时向从设备FPGA指定的系统状态寄存器写入累加数。

5.根据权利要求1所述的基于PCIe总线的通信方法，其特征在于，所述方法还包括以下任一或者任多步骤：

主控CPU获取从设备FPGA的可发起DMA遥测；

主控CPU主动向从设备FPGA发起DMA中断请求；

主控CPU对从设备FPGA的DMA数据进行计算或存储。

6.根据权利要求1所述的基于PCIe总线的通信方法，其特征在于，所述方法还包括以下任一或者任多步骤：

从设备FPGA响应主控CPU的PCIe link请求；

从设备FPGA在PCIe link建立成功后发出相应状态信号或中断；

从设备FPGA定时将自身状态遥测发送给主控CPU；

从设备FPGA定时将系统状态寄存器的累加数发送给状态监控高可靠反熔丝FPGA；

从设备FPGA响应重载指令；

从设备FPGA响应主控CPU的DMA中断请求。