[发明专利]一种智能变电站模拟量与数字量同步输出控制装置及方法

权利要求书

1.一种智能变电站模拟量与数字量同步输出控制装置，包括人机交互模块，其特征在于，

人机交互模块，用于向DSP模块发送同时发送命令；

DSP模块，用于接收到同时发出命令后，计算光数字量采样点值和模拟量采样点值并发送至FPGA模块；还用于根据FPGA模块发送的过零检测波形的各个上升沿的到达时刻，以及带有FPGA发送时刻和FPGA接收时刻的光数字量采样点值报文计算滞后时间控制量，并将滞后时间控制量发送到FPGA模块；

FPGA模块，用于根据光数字量采样点值生成光数字量采样点值报文；还用于将光数字量采样点值报文通过光数字量发送模块对外发送并将FPGA发送时刻打标到光数字量采样点值报文内；还用于将模拟量采样点值通过模拟量发送模块对外发送；还用于根据滞后时间控制量控制光数字量采样点值报文和模拟量采样点值的发送时间；还用于将反馈的光数字量采样点值报文进行FPGA接收时刻打标并发送到DSP模块；还用于将过零检测波形的各个上升沿的到达时刻发送到DSP模块；

光数字量反馈检测电路，用于将通过光数字量发送模块对外发送的光数字量采样点值报文反馈至FPGA模块；

模拟量反馈检测电路，用于将通过模拟量发送模块对外发送的模拟量采样点值进行采样并生成过零检测波形反馈至FPGA模块，

第一个光数字量采样点值报文的FPGA接收时刻为t_d1，过零检测波形的第一个上升沿到达时刻为t_d2；

第一个光数字量采样点值报文的FPGA接收时间与对应的FPGA发送时间之间差值的一半为光数字量反馈检测电路的延时ΔT；

过零检测波形的上升沿的到达时刻为t₀，在光数字量采样点值报文的FPGA接收时刻中找出与t₀最为接近的FPGA接收时刻，分别记为t₁、t₂，其中t₁≤t₀＜t₂；

DSP模块以FPGA接收时刻t₁对应的光数字量采样点值为起点，取FPGA接收时刻t₁之后的一个周波的光数字量采样点值，计算出光数字量采样点值以接收时刻t₁为起点一个周波的频率f及周期T，记接收时刻t₁的数字量采样点值的光数字量采样点值对应相角为φ；

FPGA模块内设置有第一延时控制寄存器、第二延时控制寄存器、第一延时寄存器、第二延时寄存器和第三延时寄存器；

如果t_d1t_d2，则

N1＝Δt1×f_FPGA；

DSP模块将数值0和时间数值N1分别发送到FPGA模块的第一延时控制寄存器和第一延时寄存器中；

如果t_d1≥t_d2，则

N2＝Δt2×f_FPGA；

DSP模块将数值1和时间数值N2分别发送到FPGA模块的第一延时控制寄存器和第一延时寄存器中；

其中，％表示求余数运算符，Δt1为模拟量滞后数字量的时间；Δt2为数字量滞后模拟量的时间，f_FPGA为FPGA模块运行主频；

如果第一延时控制寄存器中的数值为1，第二延时控制寄存器中的数值为1，将第一延时寄存器、第二延时寄存器中的数值相加写入第三延时寄存器中，FPGA模块将控制模拟量信号采样点值延时输出，延时时间为第三延时寄存器中的数值，并将第三延时寄存器中的数值更新到第二延时寄存器中；

如果第一延时控制寄存器中的数值为0，第二延时控制寄存器中的数值为0，将第一延时寄存器、第二延时寄存器中的数值相加写入第三延时寄存器中，FPGA模块将控制数字量采样点值报文延时输出，延时时间为第三延时寄存器中的数值，并将第三延时寄存器中的数值更新到第二延时寄存器中；

如果第一延时控制寄存器中的数值为1，第二延时控制寄存器中的数值为0，将第一延时寄存器、第二延时寄存器中的数值的差值的绝对值写入第三延时寄存器中，FPGA模块将控制模拟量采样点值延时输出，延时时间为第三延时寄存器中的数值，并将第三延时寄存器中的数值更新到第二延时寄存器中，将第二延时寄存器中的数值写为1，

如果第一延时控制寄存器中的数值为0，第二延时控制寄存器中的数值为1，此时将第一延时寄存器、第二延时寄存器中的数值的差值的绝对值写入第三延时寄存器中，FPGA模块将控制数字量采样点值报文延时输出，延时时间为第三延时寄存器中的数值，并将第三延时寄存器中的数值更新到第二延时寄存器中，将第二延时寄存器中的数值写为0。