[发明专利]具有三维结构的半导体存储器装置及其制造方法

说明书

具有三维结构的半导体存储器装置及其制造方法。一种半导体存储器装置包括：层叠物，其设置在第一基板上方；蚀刻屏障，其包括穿过层叠物并围绕联接区域的多个虚设沟道；以及多个沟道，其在联接区域外部的单元区域中穿过层叠物。层叠物在联接区域内部具有多个第一介电层和多个第二介电层交替地层叠的结构，并且在联接区域外部具有多个第一介电层和多个电极层交替地层叠的结构。

技术领域

各种实施方式总体上涉及半导体存储器装置，具体地，涉及一种具有三维结构(3D)的半导体存储器装置及其制造方法。

背景技术

为了满足消费者所需求的优异性能和低价格，需要增加半导体装置的集成度。由于二维(2D)或平面半导体存储器装置的集成度主要由单位存储器单元所占据的面积确定，所以集成度受精细图案形成技术的水平极大影响。然而，由于形成精细图案需要极其昂贵的设备，所以二维半导体存储器装置的集成度虽然在增加，但仍受到限制。作为克服这种限制的另选方式，已提出了具有包括三维布置的存储器单元的三维结构的半导体存储器装置。

发明内容

各种实施方式涉及一种能够简化制造工艺并减少制造工艺期间出现的缺陷的半导体存储器装置。

另外，各种实施方式涉及一种制造上述半导体存储器装置的方法。

在实施方式中，一种半导体存储器装置可包括：层叠物，其设置在第一基板上方；蚀刻屏障，其包括穿过层叠物并围绕联接区域的多个虚设沟道；以及多个沟道，其在联接区域外部的单元区域中穿过层叠物。层叠物包括在联接区域内部交替地层叠的多个第一介电层和多个第二介电层，并且包括在联接区域外部交替地层叠的多个第一介电层和多个电极层。

在实施方式中，一种半导体存储器装置可包括：层叠物，其设置在限定有单元区域和联接区域的第一基板上方；多个沟道，其在单元区域中穿过层叠物；以及多个虚设沟道，其在联接区域的周边穿过层叠物。多个虚设沟道之间的间隔可小于多个沟道之间的间隔。层叠物可包括：层叠在第一基板上方以彼此分离的多个第一介电层；在联接区域内部与第一介电层交替地层叠的多个第二介电层；以及在联接区域外部与第一介电层交替地层叠的多个电极层。

在实施方式中，一种制造半导体存储器装置的方法可包括以下步骤：通过在包括单元区域和联接区域的基板上方交替地层叠多个第一介电层和多个第二介电层来形成预层叠物；在单元区域中形成多个沟道孔并且在联接区域的周边形成彼此分离的多个虚设沟道孔，多个所述虚设沟道孔之间的间隔小于多个沟道孔之间的间隔；在所述多个沟道孔中形成多个沟道，并且在所述多个虚设沟道孔中形成多个虚设沟道；通过使用所述多个虚设沟道作为蚀刻屏障来去除第二介电层，使得联接区域内部的所述多个第二介电层保留，并且联接区域外部的所述多个第二介电层被去除；以及在联接区域外部所述多个第二介电层被去除的空间中形成电极层。

附图说明

图1是示出根据本公开的实施方式的半导体存储器装置的示例的框图。

图2是示出根据本公开的实施方式的半导体存储器装置的一部分的示例的俯视图。

图3是沿着图2的线A-A’截取的横截面图。

图4是用于比较图2所示的沟道和虚设沟道的俯视图。

图5是示出根据本公开的实施方式的半导体存储器装置的示例的俯视图。

图6是示出根据本公开的另一实施方式的半导体存储器装置的示例的俯视图。

图7A是沿着图6的线B-B’截取的横截面图。

图7B是沿着图6的线C-C’截取的横截面图。

图8是示出根据本公开的实施方式的半导体存储器装置的示例的俯视图。

图9是沿着图8的线D-D’截取的横截面图。