[发明专利]一种半导体器件及其制备方法在审
| 申请号： | 202010285914.2 | 申请日： | 2020-04-13 |
| 公开（公告）号： | CN111834453A | 公开（公告）日： | 2020-10-27 |
| 发明（设计）人： | 黎子兰 | 申请（专利权）人： | 广东致能科技有限公司 |
| 主分类号： | H01L29/778 | 分类号： | H01L29/778;H01L21/335;H01L29/06 |
| 代理公司： | 北京威禾知识产权代理有限公司 11838 | 代理人： | 沈超 |
| 地址： | 510530 广东省广*** | 国省代码： | 广东;44 |
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| 摘要： | |||
| 搜索关键词： | 一种 半导体器件 及其 制备 方法 | ||
1.一种半导体器件，包括：
第一沟道层；
第一势垒层，其在第一沟道层与第一势垒层之间形成第一异质结，在所述第一异质结内形成垂直的2DEG或2DHG；
第一成核层，其经配置以用于从异质衬底生成所述第一沟道层，其中，所述第一沟道层位于所述第一成核层的上方；
第一电极，其与所述第一异质结的2DEG或2DHG电接触；以及
第二电极，其与所述第一异质结的2DEG或2DHG电接触。
2.如权利要求1所述的半导体器件，其中第一电极与第一沟道层和/或第一势垒层为欧姆接触；第二电极与第一沟道层和/或第一势垒层为肖特基接触。
3.如权利要求1所述的半导体器件，进一步包括第三电极，其经配置以控制所述第一电极和第二电极之间的电流。
4.如权利要求1所述的半导体器件，进一步包括：第一沟道层和/或第一势垒层下方的屏蔽层。
5.如权利要求1所述的半导体器件，进一步包括：异质衬底，其中，所述第一成核层形成于所述异质衬底的垂直界面上。
6.如权利要求5所述的半导体器件，进一步包括：分隔层，其覆盖于所述异质衬底的水平界面。
7.如权利要求1所述的半导体器件，其中所述第一沟道层或第一势垒层经由第一成核层上方的沟槽限定。
8.如权利要求1所述的半导体器件，其中所述第二电极从所述第三电级中穿出，并与导体互联层电连接。
9.如权利要求1所述的半导体器件，其中所述第三电极从所述第一电极中穿出，并与另一导体互联层电连接。
10.如权利要求1所述的半导体器件，进一步包括：
第二沟道层；
第二势垒层，其在第二沟道层与第二势垒层之间形成第二异质结，在所述第二异质结内形成垂直的2DEG或2DHG；
第二成核层，其经配置以用于从异质衬底生成所述第二沟道层，其中，所述第二沟道层位于所述第二成核层的上方。
11.如权利要求10所述的半导体器件，其中所述第二沟道层或第二势垒层经由第二成核层上方的沟槽限定。
12.如权利要求10所述的半导体器件，其中所述第一电极与所述第一异质结和所述第二异质结的2DEG或2DHG电接触；所述第二电极与所述第一异质结和所述第二异质结的2DEG或2DHG电接触。
13.一种半导体器件，包括：
第一成核层，其包括上表面；
第一沟道层，其从所述第一成核层的上表面生长；
第一势垒层，其在第一沟道层与第一势垒层之间形成第一异质结，在所述第一异质结内形成垂直的2DEG或2DHG；
第一电极，其与所述第一异质结的2DEG或2DHG电接触；以及
第二电极，其与所述第一异质结的2DEG或2DHG电接触。
14.如权利要求13所述的半导体器件，进一步包括第三电极，其经配置以控制所述第一电极和第二电极之间的电流。
15.如权利要求13所述的半导体器件，其中所述第一成核层从异质衬底的垂直表面生长。
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