[发明专利]第一控制模块、第二控制模块、数据传输系统及控制方法

权利要求书

1.一种第一控制模块，其特征在于，包括：第一FPGA芯片，所述第一FPGA芯片包括第一BLVDS接口模块、第二BLVDS接口模块及第一时延控制模块；

所述第一BLVDS接口模块与BLVDS时钟总线电连接，用于传输所述第一控制模块向第二控制模块发送的随路时钟；

所述第二BLVDS接口模块与BLVDS数据总线电连接，用于传输所述第一控制模块与所述第二控制模块之间的数据交互信息；

所述第一时延控制模块与所述第二BLVDS接口模块电连接，用于确定所述第二控制模块向所述第一控制模块发送数据时所需的时延信息，并将确定后的所述时延信息发送至各所述第二控制模块，以使各所述第二控制模块按照确定后的所述时延信息向所述第一控制模块发送数据；

所述第一控制模块包括第一串并转换模块；

所述第一串并转换模块与所述第二BLVDS接口模块及所述第一时延控制模块电连接。

2.根据权利要求1所述的第一控制模块，其特征在于，所述第一时延控制模块具体包括：

第一控制单元，用于控制所述第一控制模块向所述第二控制模块发送M次接入控制数据包；其中，M为大于1的正整数；

第一接收单元，用于接收针对每次所述接入控制数据包发送的应答数据包，所述应答数据包包括时钟相位信息，各所述应答数据包中的时钟相位信息不同；

确定单元，用于从多个不同的所述时钟相位信息中确定所述第二控制模块向所述第一控制模块发送数据时所需的时延信息。

3.根据权利要求2所述的第一控制模块，其特征在于，所述第一时延控制模块还包括：

第一校验单元，用于对每次接收到的所述应答数据包进行循环冗余校验；

相应的，所述确定单元具体用于从多个循环冗余校验正确的所述应答数据包的时钟相位信息中，确定所述第二控制模块向所述第一控制模块发送数据时所需的时延信息。

4.根据权利要求3所述的第一控制模块，其特征在于，所述时钟相位信息包括时钟相位值，所述确定单元具体用于确定多个循环冗余校验正确的所述应答数据包的时钟相位值的中间值，将所述中间值作为所述第二控制模块向所述第一控制模块发送数据时所需的时延信息。

5.根据权利要求2-4任一项所述的第一控制模块，其特征在于，所述第一控制模块还包括第一锁相环模块、第一时钟分频模块、第一并串转换模块、及第二并串转换模块；

所述第一锁相环模块与所述第一并串转换模块、第二并串转换模块、第一串并转换模块电连接，用于对外部输入的时钟信号进行倍频处理，产生所述第一并串转换模块、第二并串转换模块、第一串并转换模块所需的链路时钟；

所述第一时钟分频模块与所述第一锁相环模块、第一并串转换模块、第二并串转换模块、第一串并转换模块电连接，用于对所述第一锁相环模块倍频处理后的时钟信号进行分频处理，产生所述第一并串转换模块、第二并串转换模块、第一串并转换模块所需的工作时钟；

所述第一并串转换模块与所述第一BLVDS接口模块电连接，用于产生所述随路时钟；

所述第二并串转换模块与所述第一时延控制模块及所述第二BLVDS接口模块电连接，用于对所述第一时延控制模块发送的所述接入控制数据包进行并串转换，并将并串转换后的所述接入控制数据包发送到所述第二BLVDS接口模块；

所述第一串并转换模块，用于对从所述第二BLVDS接口模块接收的所述应答数据包进行串并转换，并将串并转换后的所述应答数据包发送到所述第一时延控制模块。

6.根据权利要求5所述的第一控制模块，其特征在于，所述第一控制模块还包括第一解码模块及第一编码模块；

所述第一编码模块与所述第一时延控制模块及所述第二并串转换模块电连接，用于响应于所述第一时延控制模块的控制信号，编码产生所述接入控制数据包，并将所述接入控制数据包发送到所述第二并串转换模块；

所述第一解码模块与所述第一时延控制模块及所述第一串并转换模块电连接，用于对从所述第一串并转换模块接收的所述应答数据包进行解码处理，并将解码处理后的所述应答数据包发送到所述第一时延控制模块。