[发明专利]一种存储路径上主动防御硬件木马的系统及方法

权利要求书

1.一种存储路径上主动防御硬件木马的系统，其特征在于，包括：

密钥单元，与CPU连接，用于根据CPU的指令产生变码操作及解码操作所需的密钥；

变码单元，与存储器、所述密钥单元连接，用于获取原始数据，利用所述密钥对原始数据进行变码操作，并传输至所述存储器进行存储；

解码单元，与所述存储器、所述密钥单元连接，用于获取所述存储器输出的数据，利用所述密钥对所述存储器输出的数据进行解码操作；

所述密钥单元包括：

随机数模块，与控制器连接，用于根据所述控制器的指令产生主密钥及第一标签，所述第一标签用于选择变码及解码单元中的S盒；

密钥生成模块，与所述随机数模块连接，用于根据所述主密钥生成若干子密钥；

所述密钥生成模块，包括：

密钥扩展模块，用于根据所述主密钥产生若干子密钥；

至少两组密钥池，用于存储子密钥，其中，至少一组密钥池用于存储当前周期的子密钥，至少一组密钥池用于存储下一周期更新的子密钥；

更新控制模块，用于控制所述密钥扩展模块产生子密钥的时间，控制子密钥写入密钥池的顺序，以及生成第二标签，所述第二标签实现在变码操作或解码操作中进行密钥池的选择；

在所述原始数据进入变码模块时，先使用第一组密钥池的子密钥进行变码，在对应此数据的报文生存期内，第一组密钥池的子密钥均保持变码有效，在该报文生存期后，第二组密钥池进行更新，开始采用第二组密钥池开始变码，而第一组密钥池继续额外保持该报文生存期用于解码。

2.根据权利要求1所述的存储路径上主动防御硬件木马的系统，其特征在于，所述系统在FPGA上实现。

3.根据权利要求1所述的存储路径上主动防御硬件木马的系统，其特征在于，所述密钥单元还包括：

控制器，与CPU连接，用于接收CPU的指令，根据CPU的指令生成控制随机数模块的指令。

4.根据权利要求3所述的存储路径上主动防御硬件木马的系统，其特征在于，所述密钥扩展模块利用轮函数将所述主密钥迭代产生若干子密钥。

5.根据权利要求1所述的存储路径上主动防御硬件木马的系统，其特征在于，所述系统还包括：

第一校验单元，与所述存储器连接，用于对原始数据进行校验，计算第一校验码，所述第一校验码与变码操作后的数据一同传输至存储器进行存储；

第二校验单元，与所述存储器连接，用于对解码操作后的数据进行校验，计算第二校验码，并将所述第一校验码与所述第二校验码进行比对。

6.根据权利要求1所述的存储路径上主动防御硬件木马的系统，其特征在于，所述变码单元，采用多轮PUFFIN算法轮函数迭代结构对原始数据进行变码操作；所述解码单元，采用多轮PUFFIN算法轮函数迭代结构对存储器输出的数据进行解码操作。

7.一种存储路径上主动防御硬件木马的方法，其特征在于，应用权利要求1-6中任一项所述的系统实现，所述方法包括：

根据CPU的指令产生变码操作及解码操作所需的密钥；

获取原始数据，利用所述密钥对原始数据进行变码操作，并传输至存储器进行存储；

获取所述存储器输出的数据，利用所述密钥对存储器输出的数据进行解码操作。

8.根据权利要求7所述的存储路径上主动防御硬件木马的方法，其特征在于，所述根据CPU的指令产生变码操作及解码操作所需的密钥的步骤，包括：

接收CPU的指令，根据CPU的指令生成控制随机数模块的指令；

根据控制器的指令产生主密钥及第一标签；

根据主密钥生成若干子密钥；

其中，所述根据控制器的指令产生主密钥及第一标签的步骤，包括：

每个时钟信号产生第一预设位的随机数；随机数中，一部分用作第一标签，另一部分用作积累信号，所述积累信号随着时钟信号的产生而不断积累；

积累达到第二预设位的积累信号为主密钥。

9.根据权利要求7所述的存储路径上主动防御硬件木马的方法，其特征在于，所述方法还包括：

对原始数据进行校验，计算第一校验码，第一校验码与变码操作后的数据一同传输至存储器进行存储；

对解码操作后的数据进行校验，计算第二校验码，并将所述第一校验码与所述第二校验码进行比对；

若所述第一校验码与所述第二校验码不匹配，则抛弃所述解码操作后的数据。