[发明专利]抗单粒子失效的高压增强型GaN功率HEMT器件的制作方法有效
申请号: | 202010312078.2 | 申请日: | 2020-04-20 |
公开(公告)号: | CN111508839B | 公开(公告)日: | 2022-08-02 |
发明(设计)人: | 吴素贞;徐政;徐海铭;洪根深;赵文彬;吴建伟;谢儒彬 | 申请(专利权)人: | 中国电子科技集团公司第五十八研究所 |
主分类号: | H01L21/335 | 分类号: | H01L21/335;H01L29/06;H01L29/778 |
代理公司: | 无锡派尔特知识产权代理事务所(普通合伙) 32340 | 代理人: | 杨立秋 |
地址: | 214000 *** | 国省代码: | 江苏;32 |
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摘要: | |||
搜索关键词: | 粒子 失效 高压 增强 gan 功率 hemt 器件 制作方法 | ||
1.一种抗单粒子失效的高压增强型GaN功率HEMT器件的制作方法,其特征在于,包括:
提供外延基片,在所述外延基片上形成AlN成核层和GaN缓冲层;
在所述GaN缓冲层上制作选区背势垒埋层;
继续外延生长非掺杂GaN沟道层、AlxGa1-xN势垒层和p型GaN:Mg层;其中x为15%~25%;
刻蚀掉栅极区域以外的p型GaN:Mg层,形成栅极区域;在表面淀积SiN;
进行源/漏极金属淀积并光刻定义源/漏极,进行栅极金属淀积并光刻定义栅极;
完成金属互连工艺;
在所述GaN缓冲层上制作选区背势垒层的方法包括:在所述GaN缓冲层上形成背势垒层;
去掉部分背势垒层,形成栅极下方区域;其中,无背势垒层的区域尺寸覆盖所述栅极区域并偏向源极;
和
外延生长非掺杂GaN缓冲层,通过涂胶并曝光出图形窗口,离子注入掺杂受主型杂质形成有栅极下方区域的背势垒层;通过退火完成注入杂质的激活和晶格修复。
2.如权利要求1所述的抗单粒子失效的高压增强型GaN功率HEMT器件的制作方法,其特征在于,在所述GaN缓冲层上形成背势垒层,去掉部分背势垒层,形成栅极下方区域包括:
外延生长时同步掺杂受主型杂质,形成GaN:C或者GaN:Fe或者GaN:Mg背势垒层,杂质浓度为1016~1017cm-3;或外延生长AlxGa1-xN作为背势垒层,x为5%~10%;
通过涂胶并曝光出图形窗口,干法刻蚀去除部分背势垒层;再外延非掺杂GaN将该栅极下方刻蚀形成的槽填充。
3.如权利要求1所述的抗单粒子失效的高压增强型GaN功率HEMT器件的制作方法,其特征在于,所述GaN沟道层的厚度为1~2μm,所述AlxGa1-xN势垒层的厚度为15~25nm,所述p型GaN:Mg层的厚度为100~200nm。
4.如权利要求1所述的抗单粒子失效的高压增强型GaN功率HEMT器件的制作方法,其特征在于,所述外延基片为Si或SiC。
5.如权利要求1所述的抗单粒子失效的高压增强型GaN功率HEMT器件的制作方法,其特征在于,所述AlN成核层的厚度为50~200nm,所述GaN缓冲层的厚度为1~3μm。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造