[发明专利]子采样锁相环

说明书

本发明描述一种子采样锁相环(100)，所述子采样锁相环包括数字‑时间转换器(102)、采样器模块(104)、内插器(106)和压控振荡器(108)。所述数字‑时间转换器(102)用于提供第一时间点t₁处的第一延迟信号S_DLY1以及第二时间点t₂处的第二延迟信号S_DLY2。所述采样器模块(104)用于提供所述第一时间点t₁处的振荡器输出信号S_OUT的第一样本S₁以及所述第二时间点t₂处的所述振荡器输出信号S_OUT的第二样本S₂。所述内插器(106)用于通过内插所述第一样本S₁和所述第二样本S₂来提供采样器信号S_SAMPL。所述压控振荡器(108)用于基于所述采样器信号S_SAMPL控制所述振荡器输出信号S_OUT。

技术领域

本发明涉及一种子采样锁相环。此外，本发明还涉及一种对应方法和一种计算机程序。

背景技术

锁相环(phase-locked loop，PLL)是射频(radio frequency，RF)和毫米波(millimetre-wave，MW)无线发射机以及测试仪器和时钟产生器中的重要部件。PLL产生频率是基准频率N倍的信号。PLL的一个重要品质因数是在相位噪声和伪内容中定量的频谱纯度。在过去几十年内已呈现若干PLL架构。关于相位噪声最佳执行PLL中的一个是子采样PLL。

子采样PLL(sub-sampling PLL，SS-PLL)是反馈系统，具有周期为T的输入参考时钟、采样器、前向环路功能和压控振荡器(voltage controlled oscillator，VCO)。假设想要的频率是基准频率的整数N倍，即，每第N个VCO过零点将与正基准边一致。在每一倍基准周期T处，VCO的正弦输出应过零。VCO频率中的小误差引导电压误差。通过采样器捕获此误差电压。

采样器的输出通常用于控制由两个电流源组成的电荷泵，一个电流源具有固定电流并且一个电流源具有可以调制的电流。电流源在短脉冲期间同时连接到输出端。电荷泵的输出电流通常集成且由环路滤波器进行滤波，并且随后控制VCO的输出频率。

如果VCO的输出频率偏低，采样器将在较低电压下在其循环中对早期的VCO正弦波进行采样。这样会增加电荷泵的净输出电流。低通滤波器(Low Pass Filter，)LPF输出电压增加并且VCO频率增加。如果VCO频率过高，发生相反的情况。此反馈环路将VCO频率保持在所需的基准频率倍数处。

由于采样器可以捕获任何VCO边缘，所以子采样PLL具有小的锁定范围。为了避免此情况，典型的SS-PLL具有额外的粗锁环。SS-PLL环附有从常规解决方案已知的并行传统PLL环。

上述SS-PLL限于整数N操作。可以通过在参考输入路径中引入可控制数字-时间转换器(digital-to-time converter，DTC)来实施分数N子采样PLL(fractional-N sub-sampling PLL，SSF-PLL)。SSF-PLL隐含的原理是延迟正基准边，使得所述正基准边与VCO输出的(理想)过零点一致。当所述延迟是多于一个VCO周期时，替代地对前一个VCO过零点进行采样。这样会引起参考时钟的锯齿形延迟。

DTC的延迟设定在t_D的倍数中。在大多数情况下，理想的VCO过零点将不与此延迟一致。这样会在采样后的电压上引起所谓的量化误差。采样后的电压将过低或过高。

DTC的受限分辨率在采样器的输出端处引入电压误差。这将引入PLL输出的频谱降级。归因于DTC延迟的确定性斜坡状形状，降级将主要呈杂散音的形式。因此，增加分辨率是最重要的。

发明内容