[发明专利]自对准双重成像技术

说明书

本发明涉及自对准双重成像技术，涉及半导体制造技术，包括：提供半导体衬底，在半导体衬底上形成硬掩膜层，在硬掩膜层上形成非晶半导体条形结构，并形成第一介质层，第一介质层覆盖在非晶半导体条形结构的顶部表面、侧面以及非晶半导体条形结构之间的硬掩膜层表面；对第一介质层进行全面刻蚀并形成由仅位于非晶半导体条形结构的侧面的第一介质层组成的侧墙；形成第二介质层，第二介质层覆盖非晶半导体条形结构、侧墙和硬掩膜层的顶部表面以及侧墙的侧面；进行以侧墙为停止层的平坦化工艺；以及去除侧墙并形成由第二介质层和非晶半导体条形结构组成的图形，而由侧墙形成沟渠，沟渠之间结构组成图形，而实现小沟渠大线宽的图案，且沟渠宽度可调。

技术领域

本发明涉及半导体制造技术，尤其涉及一种自对准双重成像技术。

背景技术

在半导体集成电路的制造过程中，随着半导体制造的技术节点不断往下推进，关键尺寸不断缩小，已经超出了目前主流的光刻技术的物理极限，因此自对准双重成像技术(Self-aligned Double Patterning,SADP)应运而生，并得到广泛应用。

自对准双重成像技术透过一次光刻完成后,相继使用非光刻技术步骤(薄膜沉积,刻蚀等)进而实现对光刻图形的空间倍增，最后再使用另外一次光刻和刻蚀将多余的图形去除。传统的自对准双重图形成像技术主要能做出1/2Pitch的大沟渠小线宽图案，且轴心的线宽由光刻技术定义，由于光刻技术的物理极限，故轴心的线宽是有一定的极限，因此无法做出小沟渠大线宽的图案，而无法满足半导体集成电路制造的需求。

发明内容

本发明提供的一种自对准双重成像技术，包括：S1：提供一半导体衬底，在半导体衬底上形成硬掩膜层，在硬掩膜层上形成非晶半导体条形结构，并形成第一介质层，所述第一介质层覆盖在非晶半导体条形结构的顶部表面、侧面以及非晶半导体条形结构之间的硬掩膜层表面；S2：对所述第一介质层进行全面刻蚀并形成由仅位于非晶半导体条形结构的侧面的所述第一介质层组成的侧墙；S3：形成第二介质层，第二介质层覆盖非晶半导体条形结构、侧墙和硬掩膜层的顶部表面以及侧墙的侧面；S4：进行以侧墙为停止层的平坦化工艺；以及S5：去除侧墙并形成由第二介质层和非晶半导体条形结构组成的图形。

更进一步的，所述硬掩膜层包括由氧化层、氮化层和氧化层组成的ONO层。

更进一步的，在步骤S1中，在所述半导体衬底表面依次形成硬掩模层和非晶半导体层，采用光刻工艺形成第一光刻胶图形以定义出非晶半导体条形结构的形成区域，所述第一光刻胶图形由多个光刻胶条形结构排列而成，然后进行光刻刻蚀工艺而在硬掩膜层上形成非晶半导体条形结构。

更进一步的，所述第一介质层为氮化层。

更进一步的，所述平坦化技术为化学机械研磨技术。

更进一步的，在步骤S1中，根据半导体制造过程中需要的沟渠宽度决定形成的第一介质层的厚度。

更进一步的，步骤S3中，形成的第二介质层与非晶半导体条形结构的材质相同。

更进一步的，步骤S5中，第二介质层和非晶半导体条形结构组成的图形的线宽为35埃米至50埃米。

更进一步的，步骤S5中，第二介质层和非晶半导体条形结构组成的图形之间的沟渠的宽度为15埃米至25埃米。

更进一步的，步骤S3中，第二介质层与非晶半导体条形结构均为非晶硅层。

本发明提供的自对准双重成像技术，在去除核心的非晶半导体条形结构之前,再次透过薄膜迭一层第二介质层如非晶半导体层,后续接着平坦化,最后再将侧墙去除,可使实现与传统的自对准双重成像技术形成的图案反向的图案，即小沟渠大线宽的图案，而由侧墙形成沟渠，沟渠之间结构组成图形，且沟渠宽度可根据侧墙厚度调节。

附图说明