[发明专利]锁相回路装置与频率产生方法

说明书

锁相回路装置包含数字控制振荡器电路、时钟发生器电路系统、时间数字转换器电路以及逻辑控制电路。数字控制振荡器电路用以响应于多个数位码产生第一频率信号。时钟发生器电路系统用以根据第一频率信号产生多个第二频率信号，并根据选择信号从多个第二频率信号中选出第三频率信号与第四频率信号，以产生输出信号。时间数字转换器电路用以检测输出信号与参考信号之间的延迟差，以产生多个数位码。逻辑控制电路用以根据多个数位码产生选择信号。

技术领域

本专利申请是关于锁相回路装置，尤其是关于全数字式的锁相回路装置与其频率产生方法。

背景技术

近年来，由于较佳的重新设定性、技术移植的容易度、自我校正的能力等等，全数字式锁相回路逐渐取代模拟式锁相回路。在一些相关技术中，时间数字转换器电路被用来评估全数字式锁相回路的相位误差。在此些技术中，为了能够正确锁定相位，时间数字转换器电路中的延迟时间必须至少涵盖数字振荡器产生的信号的半周期。如此一来，将导致硬件成本与功率消耗明显增加。

发明内容

在一些实施例中，锁相回路装置包含数字控制振荡器电路、时钟发生器电路系统、时间数字转换器电路以及逻辑控制电路。数字控制振荡器电路用以响应于多个数位码产生第一频率信号。时钟发生器电路系统用以根据第一频率信号产生多个第二频率信号，并根据选择信号从多个第二频率信号中选出第三频率信号与第四频率信号，以产生输出信号。时间数字转换器电路用以检测输出信号与参考信号之间的延迟差，以产生多个数位码。逻辑控制电路用以根据多个数位码产生选择信号。

在一些实施例中，频率产生方法包含下列操作：响应于多个数位码产生第一频率信号；根据第一频率信号产生多个第二频率信号；根据选择信号从多个第二频率信号中选出第三频率信号与第四频率信号，以产生输出信号；检测输出信号与参考信号之间的延迟差，以产生多个数位码；以及根据多个数位码产生选择信号。

有关本专利申请的特征、操作与功效，在此结合附图对较佳实施例进行如下详细说明。

附图说明

图1为根据本专利申请一些实施例所绘示的一种锁相回路装置的示意图；

图2A为根据本专利申请一些实施例所绘示的图1中时间数字转换器(time to digitalconverter,TDC)电路的电路示意图；

图2B为根据本专利申请一些实施例所绘示的图2A中TDC电路的操作概念示意图；

图3A为根据本专利申请一些实施例所绘示的图1中时钟发生器电路系统的电路示意图；

图3B为根据本专利申请一些实施例所绘示的图3A中部分波形的示意图；

图4为根据本专利申请一些实施例所绘示的图1中的输出信号与参考信号的波形示意图；以及

图5为根据本专利申请一些实施例所绘示的一种频率产生方法的流程图。

符号说明：

100：锁相回路装置

110：数字控制振荡器电路

120：时钟发生器电路系统

130：时间数字转换器电路

140：逻辑控制电路

150：频率追踪电路系统

152：频率产生电路

154：计数器电路

156：正反器电路

160：加法器电路

170：数字低通滤波器电路

180：控制电路

CK1,CK2-1,CKR,CK2,CK3,CK4：频率信号

CKV：输出信号

CP：工作周期

CV：计数值

CW：控制字符

FCW：频率控制字符

FREF：参考信号