[发明专利]执行乘法累加运算的非易失性存储器件在审
申请号: | 202010327413.6 | 申请日: | 2020-04-23 |
公开(公告)号: | CN112447228A | 公开(公告)日: | 2021-03-05 |
发明(设计)人: | 徐真悟;李赫珍;赵晟焕 | 申请(专利权)人: | 爱思开海力士有限公司;韩国科学技术院 |
主分类号: | G11C16/04 | 分类号: | G11C16/04;G11C16/24;G11C16/30;G11C16/08 |
代理公司: | 北京弘权知识产权代理事务所(普通合伙) 11363 | 代理人: | 许伟群;阮爱青 |
地址: | 韩国*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 执行 乘法 累加 运算 非易失性存储器 | ||
1.一种非易失性存储器件,包括:
存储单元阵列,其包括:
多个非易失性存储元件,被配置为储存多个权重,并且根据多个输入信号而分别被控制,和
位线,与所述多个非易失性存储元件耦接;以及
计算输出电路,其被配置为产生与输入向量和权重向量之间的内积相对应的计算信号,所述输入向量与所述多个输入信号相对应,所述权重向量与所述多个权重相对应。
2.根据权利要求1所述的非易失性存储器件,其中,所述存储单元阵列包括单元串,所述单元串包括串联连接的所述多个非易失性存储元件。
3.根据权利要求2所述的非易失性存储器件,其中,所述多个非易失性存储元件中的每个储存所述多个权重之中的对应权重,并且包括根据所述多个输入信号之中的对应输入信号而被控制的栅极以及与相邻的非易失性存储元件的源极耦接的漏极。
4.根据权利要求2所述的非易失性存储器件,其中,所述存储单元阵列还包括:位线选择开关,其根据位线选择信号而将所述单元串与所述位线耦接;以及源极线选择开关,其根据源极线选择信号而将所述单元串与源极线耦接。
5.根据权利要求1所述的非易失性存储器件,其中,所述计算输出电路包括被配置为向所述位线提供恒定电流的第一电流源,以及其中,在所述位线处的信号是由所述恒定电流感生的电压信号。
6.根据权利要求5所述的非易失性存储器件,其中,所述计算输出电路还包括第二电流源,所述第二电流源被配置为根据所述位线的电压而产生计算电流。
7.根据权利要求6所述的非易失性存储器件,其中,所述计算输出电路还包括由所述计算电流充电的电容器。
8.根据权利要求7所述的非易失性存储器件,其中,所述计算输出电路还包括采样开关,所述采样开关被配置为根据采样时钟而向所述第二电流源提供所述位线的电压。
9.根据权利要求8所述的非易失性存储器件,其中,所述计算输出电路还包括复位开关,其用于根据复位信号而使所述电容器放电。
10.根据权利要求6所述的非易失性存储器件,其中,所述第二电流源包括:
运算放大器,其被配置为放大所述位线的电压与反馈电压之间的差;
晶体管,其包括接收所述运算放大器的输出电压的栅极、源极以及漏极;和
电阻器,其耦接在电源电压与所述晶体管的所述源极或所述漏极中的一个之间,
其中,从所述晶体管的所述源极和所述漏极中的一个提供所述计算电流,以及
其中,从所述晶体管的所述源极和所述漏极中的另一个提供所述反馈电压。
11.根据权利要求1所述的非易失性存储器件,还包括:输入电路,其被配置为产生分别与所述多个输入信号相对应的多个脉冲输入信号,
其中,将所述多个脉冲输入信号提供给所述多个非易失性存储元件,以及
其中,所述多个脉冲输入信号中的每个是具有与相应的输入信号的值相对应的脉冲宽度的脉冲信号。
12.根据权利要求1所述的非易失性存储器件,还包括:
校准电路,其被配置为根据所述多个输入信号和所述多个权重而产生校准信号。
13.根据权利要求12所述的非易失性存储器件,其中,所述存储单元阵列还包括具有预定权重并且根据所述校准信号而被控制的非易失性校准存储元件,以及
其中,根据所述校准信号和所述预定权重来调整所述位线的电压。
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